[0027]图5图示了可用于本公开实施例的移位寄存器单元的有关信号时序；
[0028]图6是根据本公开一实施例的栅线驱动装置的整体连接结构示意图；以及
[0029]图7是根据本公开一实施例的应用于移位寄存器单元的驱动方法的流程图。
【具体实施方式】
[0030]下面将结合附图对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，也属于本发明保护的范围。
[0031]图1图示了一种已知的移位寄存器单元的电路结构。如图1所示，该移位寄存器单元包括:输入晶体管M1，其栅极和漏极连接在一起，并且连接到移位寄存器单元的输入端，其源极连接到上拉节点PU ;输出晶体管M3，其栅极连接上拉节点PU，漏极连接到第一时钟信号端CLK，源极连接到移位寄存器单元的输出端；电容Cl，并联在输出晶体管M3的栅极和源极之间；上拉节点复位晶体管M2，其栅极连接到移位寄存器单元的复位端，漏极连接到上拉节点，源极连接到低电平输入端VSS ;输出复位晶体管M4，其栅极连接到移位寄存器单元的复位端，漏极连接到移位寄存器单元的输出端，源极连接到低电平输入端VSS ;上拉节点电平控制晶体管M10，其栅极连接到下拉节点，漏极连接到上拉节点PU，源极连接到低电平输入端VSS ;输出端电平控制晶体管Mll和M12，其中，Mll的栅极连接到下拉节点H)，漏极连接到移位寄存器单元的输出端，源极连接到低电平输入端VSS ;M12的栅极连接到第二时钟信号端，漏极连接到移位寄存器单元的输出端，源极连接到低电平输入端VSS ;晶体管M13，其栅极与第二时钟信号端进行连接，漏极与移位寄存器单元的输入端连接，源极与上拉节点连接；下拉节点控制模块，其中包括晶体管M9、M5、M8和M6，其中M9的栅极和漏极连接到第二时钟信号端，源极连接下拉控制节点PD_CN ;M5的栅极连接到下拉控制节点PD_CN, M5的漏极连接到第二时钟信号端，源极连接到下拉节点H) ;M8的漏极连接到下拉控制节点PD_CN，M8的栅极连接到上拉节点PU，M8的源极连接到低电平输入端VSS ;M6的栅极连接到上拉节点PU，漏极连接到下拉节点H)，源极连接到低电平输入端VSS。
[0032]以下参照图2所示的信号时序来说明图1图示的移位寄存器单元的工作原理，在图2所示的a、b、c、d和e所示的五个阶段中，该移位寄存器单元进行如下操作:
[0033]在第一阶段a中，第一时钟信号端输入低电平的时钟信号VCLK，第二时钟信号端输入高电平的时钟信号VCLKB，输入端INPUT接入高电平的有效输入信号；由于输入端输入高电平，晶体管Ml开启，使得高电平的输入信号对上拉节点PU进行充电；由于时钟信号VCLKB为高电平，晶体管M13开启，加速上拉节点的充电过程；上拉节点PU被充电到第一高电平；CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS，消除移位寄存器单元的输出噪声；晶体管M9开启，对下拉控制节点PD_CN充电，进而使得晶体管M5开启；由于上拉节点HJ处于第一高电平，晶体管M6和M8开启；在晶体管的设计上，可以将晶体管M8与M9的尺寸比配置为在M9和M8均开启时，下拉控制节点PD_CN的电平被下拉到低电平；类似地，可以将M6与M5的尺寸比配置为在M5和M6均开启时，下拉节点H)的电平被下拉到低电平，从而保证晶体管MlO和Mll在此阶段处于关断状态；
[0034]在第二阶段b中，第一时钟信号端输入高电平的时钟信号VCLK，第二时钟信号端输入低电平的时钟信号VCLKB，输入端INPUT接入低电平；晶体管M1、M13、M9、M5和M12关断；输出晶体管M3开启，输出高电平的时钟信号VCLK ;由于存储电容Cl的自举效应，上拉节点PU的电平进一步升高，达到第二高电平，使得输出晶体管M3的导通更充分；由于上拉节点HJ为高电平，晶体管M8和M6继续导通，分别将下拉控制节点PD_CN和下拉节点H)拉低到VSS ;由于下拉节点H)为低电平，晶体管MlO和MlI保持关断状态，从而不会影响移位寄存器单元正常输出移位信号；
[0035]在第三阶段c中，第一时钟信号端输入低电平的时钟信号VCLK，第二时钟信号端输入高电平的时钟信号VCLKB，输入端INPUT继续接入低电平，复位端接入高电平；由于复位端接入高电平，晶体管M2和M4开启，分别将上拉节点HJ和移位寄存器单元的输出端下拉到低电平VSS ;晶体管Ml关断，晶体管M13开启，将低电平接入上拉节点PU，对上拉节点PU进行放电；上拉节点PU被放电到低电平，晶体管M3关断；CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS，消除移位寄存器单元的输出噪声；晶体管M9开启，对下拉控制节点PD_CN充电，进而使得晶体管M5开启，从而对下拉节点H)充电；由于上拉节点PU处于低电平，晶体管M6和M8关断；下拉节点H)被充电到高电平，晶体管MlO和Mll开启，分别将上拉节点HJ和移位寄存器单元的输出端下拉到低电平VSS，进一步消除了移位寄存器单元在非输出阶段其输出端和上拉节点处可能产生的噪声。
[0036]在第四阶段d中，第一时钟信号端输入高电平的时钟信号VCLK，第二时钟信号端输入低电平的时钟信号VCLKB，输入端INPUT继续接入低电平，复位端接入低电平；晶体管Ml、M13、M2、M4、M9、M5和Ml2关断；由于上拉节点HJ保持低电平，晶体管M6和M8继续关断，下拉节点H)处于高电平，晶体管MlO和Mll开启，分别将上拉节点和移位寄存器单元的输出端下拉到低电平VSS，消除了移位寄存器单元在非输出阶段其输出端和上拉节点处可能产生的噪声。
[0037]在第五阶段e中，第一时钟信号端输入低电平的时钟信号VCLK，第二时钟信号端输入高电平的时钟信号VCLKB，输入端INPUT继续接入低电平，复位端接入低电平；晶体管MU M2、M4关断；晶体管M13开启，将低电平接入上拉节点PU，对上拉节点PU进行放电；上拉节点PU被放电到低电平，晶体管M3关断；CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS，消除移位寄存器单元的输出噪声；晶体管M9开启，对下拉控制节点PD_CN充电，进而使得晶体管M5开启，从而对下拉节点H)充电；由于上拉节点PU处于低电平，晶体管M6和M8关断；下拉节点H)保持在高电平，晶体管MlO和Mll开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS，进一步消除了移位寄存器单元在非输出阶段其输出端和上拉节点处可能产生的噪声。
[0038]在上述移位寄存器单元中，由于其中的晶体管M4只在本级移位寄存器单元复位(即，在与之相邻的下一级移位寄存器单元输出移位信号)时发挥作用，在本级移位寄存器单元的其它阶段，晶体管M4被关断，其使用时间短(只在上述阶段c操作)，使用效率低；此外，晶体管M4的尺寸很大，占用空间大，导致电路结构不合理，影响整体产品难以实现窄边框化。
[0039]另外，在上述移位寄存器单元中，输出晶体管M3在为本级对应的栅线输出信号的同时，也为下一级移位寄存器单元输出触发信号以及为上一级移位寄存器单元输出复位信号，这使得输出晶体管M3的负载比较大，易造成信号的延迟；此外，如果输出晶体管M3出现故障，不仅会导致本级移位寄存器单元对应栅线的扫描故障，也同时会导致上一级和下一级移位寄存器单元出现问题，直接导致一连串的扫描行出现问题，扩大了故障发生的范围和严重性。
[0040]有鉴于此，根据本公开的一个方面，提出了一种移位寄存器单元。如图3所示，该移位寄存器单元包括:输入模块200，连接在输入端和上拉节点PU之间，被配置为在输入端接收到来自上一级的触发信号时，对上拉节点PU进行充电；输出模块205，连接在上拉节点PU、第一时钟信号端CK和输出端之间，被配置在上拉节点PU的控制下，将第一时钟信号端CK接入的第一时钟信号输出到输出端；上拉节点复位模块215，连接在复位端RESET-1N、下拉节点H)和上拉节点HJ之间，被配置为在复位端RESET-1N输入的复位信号或者下拉节点PD的电平的控制下，对上拉节点HJ进行复位；以及输出复位模块220，连接在第二时钟信号端CKB、下拉节点ro和输出端之间，被配置为第二时钟信号端CKB接入的第二时钟信号或者下拉节点ro的电平的控制下，对输出端进行复位。
[0041]可选地，如图3所示，上述移位寄存器单元还包括:下拉节点电平控制模块225，连接第一时钟信号端CK、第二时钟信号端CKB、下拉节点ro和上拉节点HJ之间，被配置为在第一时钟信号端CK接入的第一时钟信号、第二时钟信号端CKB