基于双fpga芯片的验证开发板的制作方法
【技术领域】
[0001]本实用新型涉及一种基于双FPGA芯片的验证开发板，属于嵌入式硬件技术领域。
【背景技术】
[0002]FPGA (Field Programmable Gate Array，现场可编程门阵列)是一种可重复编程逻辑器件，基于FPGA的验证开发板，是为了满足某种设计验证的需要，充分利用FPGA芯片现场可编程特性及数据并行处理的优势而开发的电路板。
[0003]出于成本方面的考虑，选用的FPGA芯片的容量会有一定的限制，单一的FPGA芯片往往无法提供运行较大工程所需要的全部资源，这就使两块FPGA芯片在同一电路板上搭配使用成为一种必然；对两块FPGA芯片的选择，成为设计基于双FPGA芯片的验证开发板时存在的一个问题:如果都选择容量较小的芯片，当需要验证的工程较大时，芯片的资源不足，验证跑不起来；如果都选择容量较大的芯片，而一般的工程又不需要这么多的资源，就会造成芯片容量的浪费。
【实用新型内容】
[0004]本实用新型为了克服以上技术的不足，提供了一种基于双FPGA芯片的验证开发板，所选用的两块FPGA芯片其容量一大一小，根据工程大小，灵活搭配使用，可以两块同时使用或单独使用其一，在满足工程运行的基础上避免了资源浪费。
[0005]本实用新型克服其技术问题所采用的技术方案是:
[0006]一种基于双FPGA芯片的验证开发板，包括验证开发板，所述验证开发板上设置有两个FPGA芯片和电源输入接口，所述两个FPGA芯片分别为容量大的第一 FPGA芯片和容量小的第二 FPGA芯片，第一 FPGA芯片和第二 FPGA芯片之间通过JTAG链串行连接；所述第一FPGA芯片通过对外通信接口与外设功能模块进行数据交互；所述验证开发板上设置有与第一 FPGA芯片相连接的Flash芯片和PROM芯片，与第二 FPGA芯片相连接的SRAM芯片、单片机芯片和JTAG接口，所述JTAG接口通过JTAG链与第一 FPGA芯片、第二 FPGA芯片以及PROM芯片串行连接；所述验证开发板上还设置有至少2个晶振芯片和至少I个电源转换芯片，所述其中I个晶振芯片与第二 FPGA芯片相连接，剩余的晶振芯片与第一 FPGA相连接，电源转换芯片分别为第一 FPGA芯片和第二 FPGA芯片提供所需电压。
[0007]根据本实用新型优选的，所述验证开发板上还设置有与第一 FPGA芯片相连接的拨码开关、预留扩展接口、复位按键、第二 USB接口、J-1ink接口以及LED指示灯。
[0008]根据本实用新型优选的，所述对外通信接口包括第一对外通信接口和第二对外通信接口 ；PR0M芯片包括第一 PROM芯片和第二 PROM芯片；SRAM芯片包括第一 SRAM芯片、第二 SRAM芯片和第三SRAM芯片；拨码开关包括第一拨码开关、第二拨码开关和第三拨码开关；预留扩展接口包括第一预留扩展接口、第二预留扩展接口、第三预留扩展接口和第四预留扩展接口。
[0009]根据本实用新型优选的，所述验证开发板上还设置有与单片机芯片相连接的第一USB接口和SWD接口。
[0010]根据本实用新型优选的，所述晶振芯片包括第一晶振芯片、第二晶振芯片和第三晶振芯片，其中，第一晶振芯片和第二晶振芯片与第一 FPGA芯片相连接，第三晶振芯片与第二 FPGA芯片相连接。
[0011]根据本实用新型优选的，所述电源转换芯片包括5V转3.3V电源芯片、5V转1.2V电源芯片、5V转IV电源芯片、5V转2.5V电源芯片、5V转3.3V电源芯片和5V转1.8V电源芯片，其中，5V转IV电源芯片、5V转2.5V电源芯片、5V转3.3V电源芯片和5V转1.8V电源芯片为第一 FPGA芯片提供电压，5V转3.3V电源芯片和5V转1.2V电源芯片为第二 FPGA芯片提供电压。
[0012]根据本实用新型优选的，所述第一 FPGA芯片和第二 FPGA芯片之间通过地址线、数据线、控制线和时钟同步线进行通信连接。进一步的，所述地址线为32位，数据线为32位，控制线为11位，时钟同步线为2条。所述第一 FPGA芯片和第二 FPGA芯片之间的连接方式为:分布于第一 FPGA芯片的BANK25中的地址线与分布于第二 FPGA芯片的BANKO中的地址线相连接；分布于第一 FPGA芯片的BANK13中的数据线与分布于第二 FPGA芯片的BANKl中的数据线相连接；分布于第一 FPGA芯片的BANKll中的控制线与分布于第二 FPGA芯片的BANKl中的控制线相连接；分布于第一 FPGA芯片的BANK3中的时钟同步线与分布于第二FPGA芯片的BANK2中的时钟同步线相连接。
[0013]根据本实用新型优选的，所述第一 FPGA芯片为Virtex-5 XC5VLX155，封装为FFGl 153 ;第二 FPGA 芯片为 Spartan_3AN XC3S400AN，封装为 FGG400。
[0014]本实用新型的有益效果是:
[0015]1、本实用新型的基于双FPGA芯片的验证开发板，所选用的两个FPGA芯片其容量一大一小，可以根据工程大小，灵活搭配使用、自由切换，即两个FPGA芯片同时使用或单独使用其一，以满足各种大小的工程设计验证的需求，避免造成资源的浪费。
[0016]2、本实用新型的基于双FPGA芯片的验证开发板，充分发挥了 FPGA芯片对数据并行处理的优势，完全满足芯片设计验证的需求。
【附图说明】
[0017]图1为本实用新型基于双FPGA芯片的验证开发板的结构示意图。
[0018]图2为本实用新型的两个FPGA芯片的通信连接结构示意图。
[0019]图中，1、第一FPGA 芯片，2、第二 FPGA 芯片，3、Flash 芯片，4、PROM 芯片，4a、第一PROM芯片，4b、第二 PROM芯片，5、晶振芯片，5a、第一晶振芯片，5b、第二晶振芯片，5c、第三晶振芯片，6、电源转换芯片，6a、5V转3.3V电源芯片，6b、5V转1.2V电源芯片，6c、5V转IV电源芯片，6d、5V转2.5V电源芯片，6e、5V转3.3V电源芯片，6f、5V转1.8V电源芯片，7、SRAM芯片，7a、第一 SRAM芯片，7b、第二 SRAM芯片，7c、第三SRAM芯片，8、单片机芯片，9、JTAG接P，10、复位按键，11、电源输入接口，12、USB接口，12a、第一 USB接P，12b、第二 USB接P，13、J-1ink接P，14、SffD接P，15、拨码开关，15a、第一拨码开关，15b、第二拨码开关，15c、第三拨码开关，16、预留扩展接口，16a、第一预留扩展接口，16b、第二预留扩展接口，16c、第三预留扩展接口，16d、第四预留扩展接口，17、对外通信接口，17a、第一对外通信接口，17b、第二对外通信接口，18、LED指示灯。
【具体实施方式】
[0020]为了便于本领域人员更好的理解本实用新型，下面结合附图和具体实施例对本实用新型做进一步详细说明，下述仅是示例性的不限定本实用新型的保护范围。
[0021 ] 如图1所示，本实施例的基于双FPGA芯片的验证开发板，包括验证开发板，所述验证开发板上设置有容量大的第一 FPGA芯片1、容量小的第二 FPGA芯片2以及电源输入接口11，第一 FPGA芯片和第二 FPGA芯片之间通过JTAG链串行连接；所述第一 FPGA芯片I通过第一对外通信接口 17a和第二对外通信接口 17b与外设功能模块进行数据交互。所述验证开发板上设置有与第一 FPGA芯片I相连接的Flash芯片3、第一 PROM芯片4a、第二 PROM芯片4b、第一晶振芯片5a、第二晶振芯片5b、第一拨码开关15a、第二拨码开关15b、第三拨码开关15c、第一预留扩展接口 16a、第二预留扩展接口 16b、第三预留扩展接口 16c、第四预留扩展接口 16d、复位按键10、第二 USB接口 12b、J-1ink接口 13以及LED指示灯18 ;所述5V转IV电源芯片6c、5V转2.5V电源芯片6d、5V转3.3V电源芯片6e和5V转1.8V电源芯片6f为第一 FPGA芯片提供电压。所述验证开发板上设置有与第二 FPGA芯片2相连接的第一 SRAM芯片7a、第二 SRAM芯片7b、第三SRAM芯片7c、单片机芯片8、第三晶振芯片5c以及JTAG接口 9，所述验证开发板上还设置有与单片机芯片8相连接的第一 USB接口 12a和SWD接口 14 ;所述5V转3.3V电源芯片6a、5V转1.2V电源芯片6b为第二 FPGA芯片提供电压。所述JTAG接口 9通过JTAG链与第一 FPGA芯片1、第二 FPGA芯片2以及PROM芯片4串行连接，可用于烧写配置文件和调试验证开发板。
[0022]具体的，本实施例中，第一 FPGA芯片I为Virtex-5 乂05￥1^155，封装为？?61153，芯片内部有丰富的可编程逻辑资源(155648个逻辑单元)和大量的I/O引脚(最大到800个)，分为23个BANK，可以满足大型设计仿真验证的需要，如芯片的仿真验证。第二 FPGA芯片2为Spartan-3AN XC3S400AN，封装为FGG400，芯片内部含有8064个可编程逻辑单元、360KbBlock RAM以及311个I/O引脚，芯片内含4Mb In-System Flash作为内部Flash，在M2、M1、M0被赋值011时，可以作为配置芯片使用。
[0023]Flash芯片3，作为非易失存储器，用于存储仿真验证的程序代码或数据文件，它包含24位地址线和16位数据线，数据传输带宽高，数据存取速度快，适合设计仿真验证的需要，可以协助FPGA芯片充分发挥其并行处理数据的能力。
[0024]PROM芯片4，包括第一 PROM芯片4a和第二 PROM芯片4b，是第一 FPGA芯片I的配置芯片，用于存储比特流配置文件，根据设置采用第一FPGA芯片I主串模式工作；验证开发板上电工作后，从JTAG接口 9烧入PROM芯片的配置文件，在自引导程序的作用下被配置进入第一 FPGA芯片1，以使第一 FPGA芯片按照既定的功能工作。每片PROM芯片均能存储32M bit的文件，两片通过JTAG链连接可存储64M bit，完全满足大程序设计验证的需求。
[0025]晶振芯片5，包括第一晶振芯片5a、第二晶振芯片5b和第三晶振芯片5c。其中，第一晶振芯片5a和第二晶振芯片5b，均为抗抖动时钟发生器，一个为50MHz，用于为第一 FPGA芯片I提供系统工作的时钟；另一个为13.56MHz，提供用于模拟非接触式智能卡工作的时钟。第三晶振芯片5c，为50MHz抗抖动时钟发生器，用于为第二 FPGA芯片2提供工作的时钟。
[0026]电源转换芯片6，包括5V转3