一种半导体器件及其形成方法
【技术领域】
[0001] 本发明涉及半导体制备领域，尤其是涉及一种半导体器件及其形成方法。
【背景技术】
[0002] 随着半导体集成电路制造技术的不断进步，集成电路的集成度不断提升，器件的 尺寸也不断缩小。现今在一个特大规模集成电路（Ultra Large-Scale Integration;简称， ULSI)中，可包含上百万兀器件。
[0003] 如此大规模的集成电路制造过程中，在集成电路制备过程中，在特定的时间 段，需要针对硅片上的各种测试结构所进行的电性测试，如WAT (晶片接收测试，Wafer Acc印tance Test)。通过WAT数据分析，可以及时发现半导体制程工艺中的问题，帮助制程 工艺进行调整。
[0004] 参考图 1 ~图 3 所不，为 MEMS(Micro_Electronic&Mechanical System，微机电系 统）封装以及WAT测试工艺。具体工艺过程包括：
[0005] 参考图1所示，先在一个装有MEMS芯片13的基底10上形成用于封装的连接点 (bonding pad) 11和用于WAT测试的测试点（testing pad) 12,其中测试点12和MEMS芯 片电连接；提供表面开设有空腔23的覆盖基片（Cap wafer) 20,所述空腔23与MEMS芯片 13位置对应；参考图2所示，将覆盖基片20覆盖在所述基底10上，MEMS芯片13位于所述 空腔23内，连接点11与所述覆盖基片20固定（bonding步骤）；去除部分所述覆盖基片20 (dicing步骤）露出测试点12,为后续WAT测试做准备，并在所述基底10上沉积电隔离层 (图中未显示)，至此完成MEMS芯片13安装。
[0006] 继续参考图3所示，之后，进行MEMS芯片测试，打开位于所述测试点12上方的电 隔离层，露出测试点12,并向电隔离层内插入测试针卡（probe finger) 30,从而进行MEMS 芯片的电性测试。
[0007] 此外，在实际的WAT测试过程中，为了便于之后覆盖基片20的去除，以露出测试点 12,在覆盖基片20表面，与测试点12对应位置还需开设凹槽24。如上所述，现有的MEMS的 WAT测试过程繁琐。而且，在测试针卡30插入位于测试点上方的电隔离层的开口时，若操作 不当，所述测试针卡30会发生偏折；若位于测试点12上方的电隔离层内开设的通孔不当， 或去除的部分覆盖基片20位置发生偏差时，测试针卡30还会与覆盖基片20发生碰触，上 述情况均会造成测试针卡30损坏，并造成WAT测试失败。
[0008] 为此，如何提高集成电路制造工艺中，测试工艺成功率和测试效率是本领域技术 人员亟需解决的问题。
【发明内容】
[0009] 本发明解决的问题是提供一种半导体器件及其形成方法，从而提高半导体器件测 试时的效率以及测试工序的成功率。
[0010] 本发明所提供的一种半导体器件的形成方法，包括： toon] 提供半导体衬底，所述半导体衬底的第一表面具有元器件，所述半导体衬底内具 有表面暴露于半导体衬底第一表面的测试垫，所述元器件与测试垫之间非接触，且通过所 述半导体衬底内的互连线将所述元器件和测试垫电连接；
[0012] 提供覆盖基片，刻蚀所述覆盖基片的第二表面，在所述覆盖基片内形成开口；
[0013] 向所述开口内填充满金属材料，形成金属插塞；
[0014] 刻蚀所述覆盖基片的第二表面，在所述覆盖基片内形成空腔，；
[0015] 将所述半导体衬底的第一表面与所述覆盖基片的第二表面贴合，使所述半导体衬 底上的元器件位于所述空腔内，且使所述半导体衬底内的测试垫与所述金属插塞固定连 接；
[0016] 研磨所述覆盖基片的第一表面，直至露出所述金属插塞，所述覆盖基片的第一表 面与覆盖基片的第二表面位置相对。
[0017] 可选地，所述开口的深度为200 ±50 μ m，孔径为20 ±10 μ m。
[0018] 可选地，所述测试垫的材料为铜，所述金属材料为铜。
[0019] 可选地，所述测试垫与所述金属插塞固定连接的方法为键联工艺，所述键联工艺 包括：
[0020] 在350±50°C的温度下，40±20KN的压力下，保持金属插塞和测试垫接触10~ 40min〇
[0021] 可选地，所述金属插塞的形成过程包括：在所述开口的侧壁以及底部形成电隔离 层，之后向所述开口内填充满金属材料，以形成所述金属插塞。
[0022] 可选地，所述电隔离层的厚度为1000~3000人。
[0023] 本发明还提供了一种半导体器件，所述半导体器件包括：
[0024] 半导体衬底，所述半导体衬底的第一表面具有元器件，所述半导体衬底内具有表 面暴露于半导体衬底第一表面的测试垫，所述元器件与测试垫之间非接触，且所述元器件 与测试垫通过所述半导体衬底内的互连线电连接；
[0025] 覆盖于所述半导体衬底的第一表面上的覆盖基片，所述覆盖基片的第二表面与所 述半导体衬底的第一表面贴合，其中，在所述覆盖基片内开设有空腔，所述半导体衬底上的 元器件位于所述空腔内；
[0026] 在所述覆盖基片内形成有贯穿所述覆盖基片的第二表面和覆盖基片的第一表面 的金属插塞，所述金属插塞与所述测试垫固定连接，所述覆盖基片的第一表面和覆盖基片 的第二表面位置相对。
[0027] 可选地,所述金属插塞的深度为200 ±50 μ m，宽度为20 ± 10 μ m。
[0028] 可选地，所述金属插塞包括金属材料以及电隔离层，所述电隔离层位于所述金属 材料和覆盖基片之间。
[0029] 可选地，所述电隔离层的厚度为1000~3000人。
[0030] 可选地，所述金属插塞中的金属材料为铜，所述测试垫的材料为铜。
[0031] 与现有技术相比，本发明的技术方案具有以下优点：
[0032] 在半导体衬底的第一表面具有元器件，在所述半导体衬底内具有表面暴露出半导 体衬底第一表面的测试垫；刻蚀所述覆盖基片的第二表面，形成用于容纳半导体衬底上的 元器件的空腔；刻蚀所述覆盖基片第二表面，在所述覆盖基片内形成开口，之后向所述开口 内填充金属材料，在覆盖基片内形成金属插塞；之后使所述覆盖基片的第二表面与半导体 衬底的第一表面相贴合，使所述半导体衬底上的元器件位于覆盖基片的空腔内，而所述覆 盖基片内的金属插塞与半导体衬底中的测试垫固定连接；刻蚀所述覆盖基片的第一表面， 直至露出所述金属插塞，使得所述金属插塞贯穿覆盖基片第一表面和第二表面，形成半导 体器件。在上述半导体器件的电性能测试工序中，可直接通过所述金属插塞实现元器件以 及外部的测试仪器连接，完成对元器件的电性能测试工序，从而简化半导体器件的电性能 测试工序,并提高半导体器件的电性能测试工序进行的成功率。
【附图说明】
[0033] 图1~3是现有的MEMS芯片的WAT测试的过程示意图；
[0034] 图4~10是本发明一个实施例提供的半导体器件的形成方法的结构示意图。
【具体实施方式】
[0035] 正如【背景技术】所述，在半导体制造过程中，需要对已经制造完成的半导体器件作 测试，如WAT测试，从而及时发现半导体制程中的问题，并作相应调整。
[0036] 然而，现有的测试过程中，需要将成形的半导体器件打开，在半导体器件的测试垫 上形成开口，并将测试针卡插入所述开口中，以导通测试垫，从而进行对应的测试。该过程 麻烦，操作精密度要求高，不然会造成测试针卡损坏等风险，从而造成测试失败。
[0037] 为此，本发明提供了一种半导体器件以及该半导体器件的形成方法。在半导体器 件上直接形成与测试垫电连接的金属插塞，从而改变传统的采用测试针卡完成半导体器件 测试的工艺，简化半导体器件的测试工艺过程，并提高测试工艺的成功率。
[0038] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例作详细的说明。
[0039] 图4~图10为本实施例提供的半导体器件的形成方法的流程结构示意图。其具 体过程包括：
[0040] 参考图4所示，提供一半导体衬底100。所述半导体衬底100的上表面（即，半导 体衬底的第一表面)上具有元器件110,所述元器件110凸起于所述半导体衬底100的上表 面。在所述半导体衬底100内还具有测试垫120,所述测试垫120的表面露出与所述半导体 衬底100的上表面。所述测试垫120和元器件110间间隔一定距离，呈非接触结构。所述 元器件110和测试垫120通过设于所述半导体衬底100内的互连线电连接。
[0041] 所述半导体衬底100可以为硅衬底，也可以是锗、锗硅、砷化镓衬底或绝缘体上硅 衬底，常见的半导体衬底均可作为本实施例中的半导体衬底。
[0042] 本实施例中，所述半导体衬底100为硅衬底。
[0043] 所述元器件110可以为任意的集成电路的电器元件，或是集成电路芯片。本实施 例，以MEMS芯片为所述元器件为例。
[0044] 本实施例中，所述测试垫（test pad) 120为金属衬垫，可选为铜衬垫。
[0045] 在所述半导体衬底100上形成所述MEMS芯片110和测试垫120,以及所述MEMS芯 片110和测试垫120的电连接工艺为本领域的成熟工艺，在此不再赘述。
[0046] 参考图5所示，提供一个覆盖基片200,所述覆盖基片200包括上表面（即，覆盖基 片的第一表面）201和下表面（即，覆盖基片的第二表面）202。所述覆盖基片200用于覆盖 所述半导体衬底100上的MEMS芯片110。
[0047] 刻蚀所述覆盖基片200的下表面202,在所述覆盖基片200内形成开口 210。
[0048] 本实施例中，所述开口 210的深度可选为200 ±50 μ m，孔径为20 ±10 μ m。
[0049] 所述开口 210形成工艺具体包括：先在所述覆盖基片200的下表面202上形成光 刻胶层，之后经曝光、显影工艺后，在所述光刻胶层内形成图案，并以图案化后