一种主从系统故障检测处理系统的制作方法

本申请涉及工业控制领域，更具体地说，涉及一种主从系统故障检测处理系统。

背景技术：

随着电子技术的发展，控制系统的集成程度越来越高，单块高性能的处理器无法满足系统多样性功能要求，这就需要利用FPGA芯片驱动的差分传输线作为通信总线，将多个处理器通过主从设备的控制方式连接起来实现多样性功能。

处理器、FPGA芯片采用小电压供电，电压容差范围窄，导致对于电压的精确性要求越来越高，当供电电压低于或者高于正常工作电压范围时，都会导致处理器或者FPGA芯片工作在异常状态，从而使处理器或者FPGA芯片输出错误，直接导致危险事件的发生或者通信总线锁死，造成系统安全性、可用性变差。这就需要在设计中增加电源过压、欠压检测机制通过关闭通信总线的方法规避上述问题。但是，现有的电源过欠压检测电路如图1至图3所示，电路设计复杂、使用电子元件数量较多、占用空间大。

技术实现要素：

有鉴于此，本申请提出一种主从系统故障检测处理系统，欲实现简化过欠压检测电路，减小电子元件数量，以减小系统电路占用空间的目的。

为了实现上述目的，现提出的方案如下：

一种主从系统故障检测处理系统，包括：过欠压检测电路和开关控制电路，其中，

所述过欠压检测电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第一比较器、第二比较器、第一NMOS管、第二NMOS管、第一电源和电压基准源；

在待测电源和地之间依此串联第一电阻和第二电阻；第一电阻和第二电阻的连接点连接于第一比较器的同相输入端，第一比较器的反相输入端连接电压基准源的正极，电压基准源的负极接地，第一比较器的输出端与第一NMOS管的栅极相连，第一NMOS管的源极接地，第一NMOS管的漏极与第五电阻的第一端相连，第一电源与第五电阻的第二端相连；

在待测电源和地之间依此串联第三电阻和第四电阻；第三电阻和第四电阻的连接点连接于第二比较器的反相输入端，第二比较器的同相输入端连接所述电压基准源的正极，第二比较器的输出端与第二NMOS管的栅极相连，第二NMOS管的源极接地，第二NMOS管的漏极与所述第五电阻的第一端相连；

所述开关控制电路与所述第五电阻的第一端相连，用于根据过欠压检测电路输出的检测信号，控制通信总线的打开和闭合。

优选的，所述开关控制电路包括：第六电阻、PMOS管、第二电源和NPN型晶体管，其中，

第六电阻的一端分别与第二电源和PMOS管的源极相连，第六电阻的另一端分别与PMOS管的栅极和NPN型晶体管的集电极相连；

NPN型晶体管的发射极接地，NPN型晶体管的基极作为开关控制电路的输入端，与所述第五电阻的第一端相连；

PMOS管的漏极与FPGA芯片中第一BANK相连，所述第一BANK用于通信总线的驱动。

优选的，所述PMOS管采用一种封装下的双MOS管实现。

优选的，所述第一NMOS管和第二NMOS管均采用一种封装下的双MOS管实现。

优选的，所述系统还包括：通信总线故障检测电路，所述通信总线故障检测电路包括处理器、第七电阻和第三NMOS管；

第七电阻的一端与处理器的输出端相连，第七电阻的另一端与第三NMOS管的栅极相连；

第三NMOS管的源极接地，第三NMOS管的漏极与所述第五电阻的第一端相连；

当所述处理器检测到通信总线存在故障时，所述处理器的输出端输出高电平，当所述处理器未检测到通信总线存在故障时，所述处理器的输出端输出低电平。

优选的，所述第三NMOS管采用一种封装下的双MOS管实现。

优选的，所述通信总线故障检测电路还包括：第八电阻和第三电源；

第八电阻的一端与所述第三NMOS管的栅极相连，第八电阻的另一端与所述第三电源相连。

从上述的技术方案可以看出，本申请公开的主从系统故障检测处理系统，包括：过欠压检测电路和开关控制电路，其中，过欠压检测电路通过第一电阻R1和第二电阻R2进行待测电源信号的分压，进行过压阈值设置。通过第三电阻R3和第四电阻R4进行待测电源信号的分压，进行欠压阈值设置；第一NMOS管、第二NMOS管采用开漏输出。当电源电压正常时，过欠压检测电路向开关控制电路输出高电信号，当电源电压过压或欠压时，过欠压检测电路向开关控制电路输出低电平信号，完成电源过欠压故障的检测。相对于现有技术中过欠压检测电路，本申请公开的过欠压检测电路的电路结构简单，使用的电子元件数量较少，进而减小了主从系统故障检测处理系统电路的占用空间。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中电源过欠压检测电路结构图；

图2为图1中所示过欠压选择电路的具体电路结构图；

图3为图1中所示过欠电压判断电路的具体电路结构图；

图4为本实施例公开的一种主从系统故障检测处理系统的电路结构图；

图5为图4中所示开关控制电路的具体电路结构图；

图6为本实施例公开的另一种主从系统故障检测处理系统的电路结构图；

图7为本实施例公开的另一种主从系统故障检测处理系统的电路结构图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

现对本申请设计的名词进行解释，以便于对本申请方案的理解：

FPGA：现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

差分传输：差分传输是一种信号传输技术，区别于传统的一根信号线一根地线的做法，差分传输的信号线上的振幅相等，相位相反。

一种主从系统故障检测处理系统，参见图4所示，包括：过欠压检测电路和开关控制电路，其中，

过欠压检测电路，包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第一比较器Q1、第二比较器Q2、第一NMOS管Q3、第二NMOS管Q4、第一电源V1和电压基准源V0。

在待测电源V_CC和地之间依此串联第一电阻R1和第二电阻R2。第一电阻R1和第二电阻R2的连接点连接于第一比较器Q1的同相输入端(+)，第一比较器Q1的反相输入端(-)连接电压基准源V0的正极，电压基准源V0的负极接地，第一比较器Q1的输出端与第一NMOS管Q3的栅极相连，第一NMOS管Q3的源极接地，第一NMOS管Q3的漏极与第五电阻R5的第一端相连，第一电源V1与第五电阻R5的第二端相连。

在待测电源V_CC和地之间依此串联第三电阻R3和第四电阻R4。第三电阻R3和第四电阻R4的连接点连接于第二比较器Q2的反相输入端(-)，第二比较器Q2的同相输入端(+)连接电压基准源V0的正极，第二比较器Q2的输出端与第二NMOS管Q4的栅极相连，第二NMOS管Q4的源极接地，第二NMOS管Q4的漏极与第五电阻R5的第一端相连。

开关控制电路与第五电阻R5的第一端相连，用于根据过欠压检测电路输出的检测信号，控制通信总线的打开和闭合。

本实施例公开的主从系统故障检测处理系统，包括：过欠压检测电路和开关控制电路，其中，过欠压检测电路通过第一电阻和第二电阻进行待测电源信号的分压，进行过压阈值设置。通过第三电阻和第四电阻进行待测电源信号的分压，进行欠压阈值设置；第一NMOS管、第二NMOS管采用开漏输出。当电源电压正常时，过欠压检测电路向开关控制电路输出高电信号，当电源电压过压或欠压时，过欠压检测电路向开关控制电路输出低电平信号，完成电源过欠压故障的检测。相对于现有技术中过欠压检测电路，本申请公开的过欠压检测电路的电路结构简单，使用的电子元件数量较少，进而减小了主从系统故障检测处理系统电路的占用空间。

本实施例还公开一种开关控制电路，参见图5所示，包括：第六电阻R6、PMOS管Q5、第二电源V2和NPN型晶体管Q6。其中，

第六电阻R6的一端分别与第二电源V2和PMOS管Q5的源极相连。第六电阻R6的另一端分别与PMOS管Q5的栅极和NPN型晶体管Q6的集电极相连。NPN型晶体管Q6的发射极接地。NPN型晶体管Q6的基极作为开关控制电路的输入端，与第五电阻R5的第一端相连。PMOS管Q5的漏极与FPGA芯片中第一BANK相连。第一BANK用于通信总线的驱动。

FPGA芯片往往有多个BANK，每个BANK可以看成是功能相对独立的1个电路模块。每个BANK可以有不同的电源输入。将第二电源V2通过本实施例公开的开关控制电路与用于通信总线驱动的BANK相连。因此，当过欠压检测电路检测到待测电源处于过压或欠压故障时，开关控制电路根据检测到的故障信号，将第二电源V2与第一BANK之间的连接断开，即实现通信总线的关闭，当过欠压检测电路检测到待测电源处于正常状态时，开关控制电路根据检测到的正常信号，将第二电源V2与第一BANK之间的连接闭合，即实现通信总线的打开。通过关闭FPGA芯片中通信总线电路的部分电源，而不影响系统中其它器件的工作，实现通信总线锁死或者输出错误故障的处理，提高了系统的安全性和可用性。

本实施例公开的开关控制电路，利用电子晶体开关控制局部小电流电压的开关，实现了电源过欠压故障时通过关闭通信总线的驱动电路(第一BANK)，进而关闭通信总线的故障处理方式。避免通过电子开关串联在通信总线中，对通信总线进行控制时，使电源在电子晶体开关上的压降增大，导致电源的容差范围变窄、抗干扰能力变差等问题。同时，该处理方式也能有效地抵抗瞬态对内核低电压供电的干扰，避免直接导致FPGA芯片工作异常。

本实施例公开另一种主从系统故障检测处理系统，参见图6所示，包括：过欠压检测电路、通信总线故障检测电路和开关控制电路，其中，

通信总线故障检测电路包括：处理器U1、第七电阻R7和第三NMOS管Q7。第七电阻R7的一端与处理器U1的输出端相连，第七电阻R7的另一端与第三NMOS管Q7的栅极相连，第三NMOS管Q7的源极接地，第三NMOS管Q7的漏极与第五电阻R5的第一端相连。当处理器U1检测到通信总线存在故障时，处理器U1的输出端输出高电平，当处理器U1未检测到通信总线存在故障时，处理器U1的输出端输出低电平。

开关控制电路和过压检测电路与上述实施例公开内容一致，不再赘述。

通信总线故障检测电路还可以包括：第八电阻R8和第三电源V3。参见图7所示，第八电阻R8的一端与第三NMOS管Q7的栅极相连，第八电阻R8的另一端与第三电源V3相连。用于在第七电阻R7开路故障时，导通第三NMOS管Q7，截止NPN型晶体管Q6，截止PMOS管Q5，防止处理器复位时，开启通信总线，导致通信总线不确定数据输出。需要说明的是，待测电源V_CC、第一电源V1、第二电源V2和第二电源V3可以是同一个电源，也可以是不同的电源。

下面分别对待测电源V_CC过压、欠压和正常的情况下、以及通信总线故障时，主从系统故障检测处理系统的电路通断情况进行说明。

当待测电源V_CC正常且通信总线没发生故障时，(1)待测电源V_CC未高于设定的过压阈值，第一比较器Q1输出低电平，第一NMOS管Q3截止。(2)待测电源V_CC未低于设定的欠压阈值，第二比较器Q1输出低电平，第二NMOS管Q4截止。(3)处理器U1未检测到通信总线存在故障，处理器U1的输出端输出低电平，第三NMOS管Q6截止。

由于第一NMOS管Q3、第二NMOS管Q4和第三NMOS管Q6全部截止，因此，Detect signal为HIGH，NPN型晶体管Q6的基极信号为高电平，NPN型晶体管Q6导通，PMOS管Q5导通，FPGA芯片中第一BANK得电，通信总线打开。

当待测电源V_CC过压时，待测电源V_CC高于设定的过压阈值，第一比较器Q1输出高电平，第一NMOS管Q3导通，Detect signal为LOW，NPN型晶体管Q6的基极信号为低电平，NPN型晶体管Q6截止，PMOS管Q5截止，FPGA芯片中第一BANK失电，通信总线关闭。

当待测电源V_CC欠压时，待测电源V_CC低于设定的欠压阈值，第二比较器Q2输出高电平，第二NMOS管Q4导通，Detect signal为LOW，NPN型晶体管Q6的基极信号为低电平，NPN型晶体管Q6截止，PMOS管Q5截止，FPGA芯片中第一BANK失电，通信总线关闭。

通信总线故障时，处理器U1检测到通信总线存在故障，处理器U1的输出端输出高电平，第三NMOS管Q7导通，Detect signal为LOW，NPN型晶体管Q6的基极信号为低电平，NPN型晶体管Q6截止，PMOS管Q5截止，FPGA芯片中第一BANK失电，通信总线关闭。

本申请实现了高性价比的过欠压检测电路，通过简单的电子器件电路实现电源的过欠压检测，简化了系统电源故障的检测设计。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体与另一个实体区分开来，而不一定要求或者暗示这些实体之间存在任何这种实际的关系。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。