降低示波器外触发波形抖动的系统、数字芯片和示波器的制作方法

本实用新型涉及示波器领域，具体涉及一种降低示波器外触发波形抖动的系统、数字芯片和示波器。

背景技术：

在进行现代电子设计时，工程师在关注其设计中的电子信号时，经常会出现所需要观测的信号波形数目超过示波器模拟通道个数的情况，因而需要将示波器的触发通道选择为外触发通道(与模拟通道相比，外触发通道输入的波形不能在示波器上显示)。外触发功能属于模拟触发，在使用外触发通道产生的触发信号控制波形采集时，降低外触发通道所带来的波形抖动，提高波形采集的稳定性是非常重要的。

现有技术方案中首先将待测信号同时输出到模拟通道及外触发通道。外触发通道输入端输入的待测信号经过放大耦合电路送到外触发模拟比较器后送给数字芯片。数字芯片采用其内部的锁相环从来自模数转换器(ADC)的随路时钟中恢复出系统时钟，用以产生触发脉冲。该触发脉冲送到外部的外触发脉冲扩展电路中进行线性展宽后送回到数字芯片中。数字芯片使用自身工作的系统时钟对线性展宽后的脉冲进行统计，将统计值转换为触发校正值。

假设模数转换器ADC的采样率为Fc，数字芯片的系统时钟周期为T，则数字芯片每个系统时钟需要处理的并行数据的个数为M＝Fc×T。且外触发脉冲扩展电路能够支持在任何环境下均线性扩展的倍数是固定的，假定为N倍。则可知该扩展电路的分辨率R(每个脉冲统计周期所能表示的采样点的数目)为R＝M÷N＝Fc×T÷N。从公式可知，当Fc越高时，R越大，也就是说单位时间的点数越多，即分辨率越粗糙，所带来的波形抖动越大。

因此，现有技术有待改进和提高。

技术实现要素：

本申请提供一种降低示波器外触发波形抖动的系统、数字芯片和示波器，通过产生一个频率为系统时钟频率的K倍的外触发时钟，根据所述外触发时钟产生外触发脉冲信号，以提高示波器采样率，从而降低了波形的抖动，提高了波形采集的稳定性。

根据本实用新型的第一方面，本实用新型提供一种降低示波器外触发波形抖动的系统，包括：

外触发通道，用于接收待测信号；

比较模块，用于将外触发通道输出的信号与比较电平比较，将外触发通道输出的信号转换为高低电平的外触发信号；

触发控制模块，用于产生一个频率为系统时钟频率的K倍的外触发时钟；根据所述外触发时钟和外触发信号，生成外触发脉冲信号；K大于1；

所述外触发通道的输出端通过比较模块连接触发控制模块。

所述的降低示波器外触发波形抖动的系统，其中，所述系统还包括与所述触发控制模块连接的外触发脉冲扩展电路，用于对所述外触发脉冲信号进行线性展宽。

所述的降低示波器外触发波形抖动的系统，其中，所述触发控制模块包括：

锁相环，用于从待测信号的随路时钟中恢复出系统时钟，并产生一个频率为所述系统时钟频率的K倍的外触发时钟；

外触发脉冲生成单元，用于根据所述外触发时钟和外触发信号，生成外触发脉冲信号以控制波形采集；

时间片检测单元，用于根据所述外触发时钟将系统时钟周期分为K个时间片，并检测出所述外触发脉冲信号的发生时间所处的时间片；

扩展脉冲宽度统计单元，用于统计线性展宽后的外触发脉冲信号的宽度，结合外触发脉冲信号所处的时间片得到触发校正值，以对采集波形进行位置校正；

所述锁相环的外触发时钟输出端连接外触发脉冲生成单元的第一输入端、时间片检测单元的第一输入端和扩展脉冲宽度统计单元的第一输入端；所述外触发脉冲生成单元的第二输入端连接比较模块的输出端，所述外触发脉冲生成单元的输出端连接外触发脉冲扩展电路的输入端和时间片检测单元的第二输入端，所述时间片检测单元的输出端连接扩展脉冲宽度统计单元的第二输入端，所述外触发脉冲扩展电路的输出端连接扩展脉冲宽度统计单元的第三输入端。

所述的降低示波器外触发波形抖动的系统，其中，所述系统还包括串接在外触发通道和比较模块之间的外触发通道放大耦合电路，用于对外触发通道输出的信号进行增益控制及交流、直流耦合。

所述的降低示波器外触发波形抖动的系统，其中，所述系统还包括：

模拟通道，用于接收所述待测信号；

波形通道放大及耦合电路，用于对模拟通道输出的信号进行增益控制及交流、直流耦合；

模数转换器，用于将模拟波形信号转换为数字波形信号；

所述模拟通道的输出端通过波形通道放大及耦合电路连接模数转换器的输入端，所述模数转换器的输出端连接锁相环。

所述的降低示波器外触发波形抖动的系统，其中，所述触发控制模块还包括：

ADC接口；

降采样及存储模块，用于对ADC接口输出的并行数据流进行降采样和/或存储；

ADC接口的输入端连接模数转换器的输出端，ADC接口的输出端连接降采样及存储模块，所述降采样及存储模块还连接锁相环的系统时钟输出端。

所述的降低示波器外触发波形抖动的系统，其中，所述触发控制模块包括数字芯片。

根据本实用新型的第二方面，本实用新型提供一种数字芯片，包括：

锁相环，用于从示波器待测信号的随路时钟中恢复出系统时钟，并产生一个频率为所述系统时钟频率的K倍的外触发时钟；

外触发脉冲生成单元，用于接收外部输入的外触发信号，根据所述外触发信号和外触发时钟生成外触发脉冲信号以控制波形采集；

时间片检测单元，用于根据所述外触发时钟将系统时钟周期分为K个时间片，并检测出所述外触发脉冲信号的发生时间所处的时间片；

扩展脉冲宽度统计单元，用于接收线性展宽后的外触发脉冲信号，并统计线性展宽后的外触发脉冲信号的宽度，结合外触发脉冲信号所处的时间片得到触发校正值，以对采集波形进行位置校正；

所述锁相环的外触发时钟输出端连接外触发脉冲生成单元、时间片检测单元和扩展脉冲宽度统计单元；所述外触发脉冲生成单元通过时间片检测单元连接扩展脉冲宽度统计单元。

所述的数字芯片，其中，所述数字芯片还包括：

ADC接口；

降采样及存储模块，用于对ADC接口输出的并行数据流进行降采样和/或存储；

ADC接口的输出端连接降采样及存储模块，所述降采样及存储模块还连接锁相环的系统时钟输出端。

根据本实用新型的第三方面，本实用新型提供一种示波器，包括如上所述的降低示波器外触发波形抖动的系统，或者，包括如上所述的数字芯片。

本实用新型的有益效果：本实用新型选择外触发通道进行触发时，通过比较模块将外触发通道输出的信号与比较电平比较，将外触发通道输出的信号转换为高低电平的外触发信号；由触发控制模块产生一个频率为系统时钟频率的K倍的外触发时钟；根据所述外触发时钟和外触发信号，生成外触发脉冲信号；K大于1。由于外触发时钟的频率比系统时钟频率高，使得示波器采样率变高，降低了波形的抖动，提高了波形采集的稳定性。

附图说明

图1为本实用新型提供的降低示波器外触发波形抖动的系统的结构框图；

图2为本实用新型提供的降低示波器外触发波形抖动的系统中，系统时钟、外触发时钟、外触发信号以及展宽后的外触发信号的波形示意图；

图3为本实用新型提供的数字芯片的结构框图。

具体实施方式

下面通过具体实施方式结合附图对本实用新型作进一步详细说明。

在本实用新型实施例中，通过提供一种示波器，其包括降低示波器外触发波形抖动的系统，所述系统通过数字芯片内部的锁相环多产生一个外触发时钟Fe，该外触发时钟Fe的频率为系统时钟的K倍，K大于1，采用该外触发时钟Fe来产生外触发脉冲信号及扩展脉冲宽度的统计，并记录外触发脉冲信号所在系统时钟周期的时间片位置，将二者结合起来，得到触发校正值。等待该帧数据采集完毕之后，利用触发校正值对采集波形进行位置校正，最后显示在屏幕上。由于外触发时钟的频率比系统时钟频率高，使得示波器采样率变高，降低了波形的抖动，提高了波形采集的稳定性。

请参考图1，本实用新型提供的降低示波器外触发波形抖动的系统，包括：外触发通道、模拟通道、外触发通道放大耦合电路10、比较模块20、触发控制模块40、外触发脉冲扩展电路30、波形通道放大及耦合电路50和模数转换器60。外触发通道和模拟通道均用于接收待测信号。

比较模块20，用于将外触发通道输出的信号与比较电平比较，将外触发通道输出的信号转换为高低电平的外触发信号。

触发控制模块40，用于产生一个频率为系统时钟Fs频率的K倍的外触发时钟Fe；根据所述外触发时钟和外触发信号，生成外触发脉冲信号；K大于1；优选的，K为大于1的正整数。

外触发通道的输出端通过比较模块20连接触发控制模块40。

由于外触发时钟Fe的频率比系统时钟Fs的频率高，使得示波器采样率变高，降低了波形的抖动，提高了波形采集的稳定性。

外触发通道放大耦合电路10串接在外触发通道和比较模块20之间，用于对外触发通道输出的信号进行增益控制及交流、直流耦合，即用于对示波器外触发通道输出的信号进行放大和耦合。

外触发脉冲扩展电路30与触发控制模块40连接，用于对外触发脉冲信号进行线性展宽(线性放大)，还用于在启动外触发之前，先进行外触发脉冲扩展电路线性放大区域校正，确保触发控制模块40所产生的分布范围(0～T/K)的脉冲在外触发脉冲扩展电路30的线性放大区域内。

波形通道放大及耦合电路50，用于对模拟通道输出的信号进行增益控制及交流、直流耦合；即用于对示波器模拟通道输出的信号进行放大和耦合。

模数转换器(ADC)60，用于实现模拟信号采样量化功能，即，将模拟波形信号转换为数字波形信号。

模拟通道的输出端通过波形通道放大及耦合电路50连接模数转换器60的输入端，模数转换器60的输出端连接触发控制模块40。

进一步的，触发控制模块40包括数字芯片，本实施例中，触发控制模块40为数字芯片。触发控制模块40包括：

锁相环430，用于实现时钟分频及倍频功能，具体的，从待测信号的随路时钟中恢复出系统时钟Fs，并产生一个频率为所述系统时钟频率的K倍的外触发时钟Fe。相比现有技术，锁相环430多产生一个外触发时钟Fe，假设系统时钟的周期为T，则外触发时钟Fe的周期为T/K，便于外触发脉冲生成单元440采用该时钟来产生外触发脉冲信号，以及扩展脉冲宽度统计单元460对扩展脉冲宽度的统计。

外触发脉冲生成单元440，用于根据所述外触发时钟Fe和外触发信号，生成外触发脉冲信号以控制波形采集。

时间片检测单元450，用于根据所述外触发时钟Fe将系统时钟周期分为K个时间片，即每个外触发时钟周期为1个时间片，并检测出所述外触发脉冲信号的发生时间所处的时间片。时间片检测单元450通过检测记录外触发脉冲信号位于哪一个时间片，并将记录的时间片信息送给后面的扩展脉冲宽度统计单元460做进一步的处理。

扩展脉冲宽度统计单元460，用于统计线性展宽后的外触发脉冲信号的宽度，并将其转换到触发位置上去，即结合外触发脉冲信号所处的时间片得到触发校正值，以对采集波形进行位置校正。

锁相环430的外触发时钟输出端连接外触发脉冲生成单元440的第一输入端、时间片检测单元450的第一输入端和扩展脉冲宽度统计单元460的第一输入端；外触发脉冲生成单元440的第二输入端连接比较模块20的输出端，外触发脉冲生成单元440的输出端连接外触发脉冲扩展电路30的输入端和时间片检测单元450的第二输入端，时间片检测单元450的输出端连接扩展脉冲宽度统计单元460的第二输入端，外触发脉冲扩展电路30的输出端连接扩展脉冲宽度统计单元460的第三输入端。

ADC接口410，接收来自模数转换器的高速串行数据流并转换为低速的并行数据流。

降采样及存储模块420，用于实现示波器的各种采样率功能及数据存储功能，即，对ADC接口410输出的并行数据流进行降采样和/或存储。

ADC接口410的输入端和锁相环430的输入端均连接模数转换器60的输出端，ADC接口410的输出端连接降采样及存储模块420，降采样及存储模块420还连接锁相环430的系统时钟输出端。

本实用新型中，触发控制模块40将系统时钟周期分为K个时间片，即每个外触发时钟周期为1个时间片，每个时间片对应的并行数据的个数为Mnew＝Fc×T÷K。与现有技术相比，本实用新型采用外触发时钟Fe来产生外触发脉冲信号，可知脉冲的分布范围为0<TRO<T÷K。假定外触发脉冲扩展电路30线性扩展的倍数为N，则本实用新型的扩展电路的分辨率Rnew(每个脉冲统计周期所能表示的采样点的数目)为：

Rnew＝(Mnew)÷N＝Fc×T÷K÷N＝(Fc×T)÷(K×N)；

对比背景技术中的R及本实用新型的Rnew表达式可知，在本实用新型中，每个脉冲统计周期所表示的采样点的数目变为原来的1/K，与现有技术方案比，分辨率提高了K倍，将大大的降低波形的抖动。同时将外触发脉冲发生的时间片X传递给后续的扩展脉冲宽度统计单元460，由其解析出触发沿位于系统时钟周期的具体位置。

请一并参阅图2，本实用新型提供的系统在启动外触发之前，先要进行外触发脉冲扩展电路30线性放大区域校正，确保外触发脉冲生成单元440所产生的分布范围(0～T/K)的脉冲在外触发脉冲扩展电路30的线性放大区域内。而后根据示波器波形采集流程，启动波形采集，当预触发位置满足后，等待满足设置条件的外触发信号TR，外触发脉冲生成单元440将外触发信号TR进行延迟变为TRD，然后将TR与上TRD的低电平，产生外触发脉冲信号TRO。进而外触发脉冲扩展电路30对外触发脉冲信号TRO进行线性展宽，并由扩展脉冲宽度统计单元460进行扩展脉冲宽度的统计，同时记录外触发脉冲所在系统时钟周期的时间片位置，将二者结合起来，得到触发校正值。等待该帧数据采集完毕之后，利用触发校正值对采集波形进行位置校正，最后显示在屏幕上。外触发脉冲生成单元440将外触发信号TR进行延迟的延迟时间可以是一个或多个外触发时钟周期，根据需要进行设置，在后续再计算外触发脉冲真正的位置时需要将多余的延迟时钟减去，得到外触发脉冲所在系统时钟周期的时间片位置。

由此可知，本实用新型采用频率为F(F＝K/T，T代表系统时钟周期)产生外触发脉冲信号，同时将外触发脉冲信号所发生的时间与其在一个系统时钟周期中的时间片的位置结合起来，得到更高分辨率的触发校正结果。

在本实用新型的第二实施例中，本实用新型提供一种数字芯片，请参阅图3，数字芯片包括：

锁相环430，用于从示波器待测信号的随路时钟中恢复出系统时钟，并产生一个频率为所述系统时钟频率的K倍的外触发时钟。

外触发脉冲生成单元440，用于接收外部输入的外触发信号，根据所述外触发信号和外触发时钟生成外触发脉冲信号以控制波形采集。

时间片检测单元450，用于根据所述外触发时钟将系统时钟周期分为K个时间片，并检测出所述外触发脉冲信号的发生时间所处的时间片。

扩展脉冲宽度统计单元460，用于接收线性展宽后的外触发脉冲信号，并统计线性展宽后的外触发脉冲信号的宽度，结合外触发脉冲信号所处的时间片得到触发校正值，以对采集波形进行位置校正。

ADC接口410，用于接收来自模数转换器的高速串行数据流并转换为低速的并行数据流。

降采样及存储模块420，用于对ADC接口输出的并行数据流进行降采样和/或存储。

所述锁相环430的外触发时钟输出端连接外触发脉冲生成单元440、时间片检测单元450和扩展脉冲宽度统计单元460；所述外触发脉冲生成单元440通过时间片检测单元450连接扩展脉冲宽度统计单元460。

ADC接口410的输出端连接降采样及存储模块420，降采样及存储模块420还连接锁相环430的系统时钟输出端。

由于本实施例中的数字芯片在上一实施例中已详细阐述，在此不再赘述。

以上应用了具体个例对本实用新型进行阐述，只是用于帮助理解本实用新型，并不用以限制本实用新型。对于本实用新型所属技术领域的技术人员，依据本实用新型的思想，还可以做出若干简单推演、变形或替换。