一种发动机转速监控电路的制作方法

本发明属于电子电路技术领域，尤其涉及一种发动机转速监控电路。

背景技术：

转速是发动机的重要参数之一。对发动机转速的测量和控制，通常都是先通过测速发电机传感器将发动机的转速变换成相应频率的正弦波信号，然后将这一正弦波信号转为相应频率的脉冲信号。控制的核心是将脉冲信号频率与设定的频率（代表发动机设定转速）相比较，根据比较结果对发动机发出相应的控制指令的负反馈闭环控制系统。

实现这种负反馈闭环控制系统有多种方法，比如，用频率电压变换电路（fvc）将脉冲信号变成直流电压，然后与设定基准电压进行比较，根据比较结果去控制发动机，以实现其按设定的恒速运转。但是，这种方法设计的转速监控电路即使采用高精度的频－压转换器和精密电压基准以及高精度分压电路，也不一定满足高精度的转速控制要求。通过中央处理器来测定和控制发动机的转速，控制灵活，精度有保证，但其抗干扰能力较差，而且涉及软件。如果系统要求对软件评估，将使设计变得复杂。

技术实现要素：

为了解决上述问题，本发明设计一种高精度的发动机转速监控电路，能准确计算发动机转速的大小，能直接判定发动机转速是否在设定的正常运转区间。

实现本发明目的的技术解决方案为：

一种发动机转速监控电路，包括比较器、计数器、振荡电路及两路双d触发器；

输入的发动机转速正弦信号经比较器输出为与正弦信号频率相同的脉冲信号，作为计数器的时钟信号；

振荡电路产生的时间基准信号作为计数器的清零信号和两路双d触发器中的前一单元的清零信号和后一单元的时钟信号；

计数器的输出经两种组合逻辑译码电路，分别得到分频系数为1/n和1/m的信号，并分别对应输入至两路双d触发器中的前一单元，前一单元的输出作为后一单元输入；

当计数器所计脉冲数达到低频点n/2或高频点m/2个数时，触发双d触发器中后一单元的输出从低电平跳变到高电平，否则输出一直为低电平。

进一步地，还包括一缓冲输出电路，双d触发器中后一单元的输出经缓冲输出电路输出。

进一步地，所述缓冲输出电路为三极管。

进一步地，所述时间基准信号经延迟后再作为计数器和两路双d触发器中的前一单元的清零信号。

进一步地，振荡电路包括晶振和分频器，晶振产生的信号经分频器分频后输出时间基准信号。

进一步地，时间基准信号为1hz的时间基准信号。

进一步地，振荡电路中的晶振产生的32768hz的信号经两个分频系数分别为1/2⁴和1/2¹¹的两个分频器分频后输出1hz的时间基准信号。

进一步地，第一种组合逻辑译码电路包括两个3输入与门；第一3输入与门将计数器输出的信号2²、2⁷、2⁸相与，第二3输入与门将第一3输入与门输出的信号与计数器输出的信号2¹¹、2¹²相与，输出信号频率6532hz。

进一步地，第二种组合逻辑译码电路包括第三3输入与门；第三3输入与门将计数器输出的信号2⁵、2⁸、2⁹相与，输出信号频率800hz。

本发明的优点是：

1、可实现对监控点的转速进行高精度的测量，系统误差不到0.2‰。

2、监控电路结构简单、体积小、易实现、成本低。

附图说明

图1是本发明一种发动机转速监控电路的原理框图。

图2是本发明一种发动机转速监控电路滤波、比较的电路图。

图3是本发明一种发动机转速监控电路的振荡器、时间基准电路的电路图。

图4是本发明一种发动机转速监控电路的1/n和1/m的计数器的电路图。

图5是本发明一种发动机转速监控电路的两路双d触发器的电路图。

图6是本发明一种发动机转速监控电路的三极管驱动的电路图。

具体实施方式

以下结合附图，详细说明本方案的实施方式。

由图1所示，本发明一种发动机转速监控电路，包括比较器、计数器、振荡电路、两路双d触发器及缓冲输出电路等部分组成。电路基本功能是根据输入信号的频率值（代表发动机转速）输出相应的高或低电平。输入的发动机转速正弦信号经比较器比较后变为相应频率的脉冲序列，此脉冲序列作为计数器的时钟信号。由高精度的振荡电路产生的时间基准信号加在计数器d1的清零端clr上，所以计数器始终工作在计数－清零－计数－清零循环之中。根据对发动机转速监控的实际需要，将计数器的输出用组合逻辑构成两种译码电路，得到分频系数分别为1/n和1/m的信号（m、n均为正整数，且n≤m），分别作为两只双d触发器中前一个单元的时钟信号。因此只有计数器所计脉冲数达到n/2(低频点)或m/2（高频点）个时，译码电路的输出才会发生从低电平到高电平的跳变，否则其输出一直为低。另一方面，由于时间基准是设定为1hz的信号，它提供给计数器的计数时间为500ms，因此要想在此时间内计够n或m个脉冲，则发动机转速输入信号频率最小应为n(低频点)或m（高频点）。即发动机转速的正常运转区间的高、低频点分别为m（hz）和n（hz）。

例如，根据电路的实际需要，将计数器的输出用组合逻辑构成两种译码电路，得到分频系数分别为1/800和1/6532的计数器。它们分别作为两只双d触发器中一个单元的时钟信号。因此只有计数器所计脉冲数达到400(低频点)或3276（高频点）个时，译码电路的输出才会发生从低电平到高电平的跳变，否则其输出一直为低。另一方面，由于时间基准是设定为1hz的信号，它提供给计数器的计数时间为500ms，因此要想在此时间内计够400或3276个脉冲，则发动机转速输入信号频率最小应为800hz(低频点)或6532hz（高频点）。即发动机转速的正常运转区间的高、低频点分别为6532hz和800hz。

两路双d触发器均采用下列接法：前一单元的输入信号始终为高电平，其输出作为后一单元的输入；时间基准信号直接作为后一单元的时钟信号，延迟一定时间后作为计数器及前一单元的清零信号。这样的结构使得一路触发器后一单元的输出在输入信号频率大于n(低频点)，另一路大于m（高频点）时始终为高，小于此两个值则输出变为低。两路双d触发器的后一单元的输出信号经三极管驱动倒相后，作为转速监控的两个输出端。

本电路时间基准信号既是计数器和两个双d触发器前一单元的清零端，又是双d触发器后一单元的时钟，为避免逻辑竟争产生错误，将时间基准信号经两反相器延迟后再送入计数器和两路双d触发器中的前一单元的清零端，有效地避免了逻辑竞争。

由图2所示，比较器n1a及电阻r1、r2、r3、电容c1对输入的正弦信号进行滤波、比较输出，形成与正弦信号频率相同的脉冲信号。

由图3所示，晶振cy、非门d7e、d7f、电阻r9、r10、电容c4、c5、分频器d2、d3组成了时间基准产生电路。晶振cy产生的32768hz的信号经分频器d2（分频系数1/2⁴）、分频器d3（分频系数1/2¹¹）分频后输出1hz的时间基准信号。

由图4所示，计数器d1经三个3输入与门d4a、d4b、d4c构成的组合逻辑产生1/n和1/m的频率信号。比较器的输出送入计数器d1的时钟端clk，时间基准信号送入计数器d1的清零端clr。使得计数器d1始终工作在计数－清零－计数－清零循环之中。3输入与门d4a将计数器d1输出的信号2²、2⁷、2⁸相与，3输入与门d4b将3输入与门d4a输出的信号与计数器d1输出的信号2¹¹、2¹²相与，输出信号频率6532hz；3输入与门d4c将计数器d1输出的信号2⁵、2⁸、2⁹相与，输出信号频率800hz。

由图5所示，两路双d触发器d5a、d6a、d5b、d6b前一单元d5a、d6a的输入信号端d始终为高电平，其输出端q连接作为后一单元d5b、d6b的输入端d；时间基准信号直接作为后一单元d5b、d6b的时钟clk，经反相器d7a、d7b延迟一定时间后作为计数器d1的清零信号clr及前一单元d5a、d6a的清零信号r。这样的结构使得双d触发器后一单元d6b、d5b的输出在输入信号频率大于n(低频点)或m（高频点）时输出始终为高，小于此值则输出变为低。

由图6所示，两路双d触发器后一单元d5b、d6b输出端q输出的信号分别经三极管v4、v5驱动倒相后输出信号out2、out1，通过三极管驱动提高了电路的输出能力。