半导体芯片的测试结构及系统的制作方法
【技术领域】
[0001]本实用新型实施例涉及半导体芯片制造技术领域，尤其涉及一种半导体芯片的测试结构及系统。
【背景技术】
[0002]在半导体芯片的制造过程中，在基片上有规则地设置多个管芯，在每个管芯中制造具有单独功能的可封装的集成电路。为了对管芯中的集成电路的每个电路结构或元器件进行测试，提高测试效率，通常采用自动测试方法。
[0003]图1为现有技术中小尺寸的被测试的电路结构或元器件测试结构的结构示意图，如图1所示，现有的测试结构中，将管芯2的集成电路中的每个小尺寸的被测试的电路结构或元器件41设置在管芯2之间的划片道3上，并在划片道3上设置多组压焊块5，每组压焊块5与一个或多个被测试的电路结构或元器件4电连接，将划片道3中的多组压焊块通过探针卡与自动测试机电连接，完成各个被测试的电路结构或元器件的自动测试。如图1中，一组压焊块与三个被测试的电路结构或元器件电连接。对于超大尺寸的被测试的电路结构或元器件，由于其尺寸远大于划片道3尺寸，无法将其放置在划片道3中，图2为现有技术中超大尺寸的被测试的电路结构或元器件的测试结构的结构示意图，如图2所示，现有的测试结构中，将超大尺寸的被测试电路结构或元器件42设置在管芯2中，并在管芯2中设置压焊块5，完成对超大尺寸的被测试电路结构或元器件42的测试。
[0004]如图1和图2所示，现有技术中对被测试的电路结构或元器件进行测试的测试结构中，由于超大尺寸的被测试的电路结构或元器件的压焊块设置在管芯中，不能满足与小尺寸的被测试电路结构或元器件的压焊块的设置的规律性，所以必须在对小尺寸的被测试的电路结构或元器件进行测试后，再进行超大尺寸的被测试的电路结构或元器件的测试，不能进行自动化测试，降低了测试效率。
【实用新型内容】
[0005]本实用新型实施例提供一种半导体芯片的测试结构及系统，能够完成对所有被测试的电路结构或元器件的自动测试，提高了测试效率。
[0006]本实用新型实施例提供一种半导体芯片的测试结构，包括:基片，设置在所述基片上的管芯，所述管芯之间设置的划片道，被测试的电路结构或元器件，与所述被测试的电路结构或元器件电连接的压焊块；
[0007]其中，所述压焊块为多组，多组压焊块按照预设规则设置在所述划片道上；
[0008]所述被测试的电路结构或元器件包括:第一被测试的电路结构或元器件和第二被测试的电路结构或元器件，所述第一被测试的电路结构或元器件的尺寸小于所述划片道的尺寸，所述第二被测试的电路结构或元器件的尺寸大于所述划片道的尺寸。
[0009]进一步地，如上所述的半导体芯片的测试结构，在所述第二被测试的电路结构或元器件的电极引出端均位于所述第二被测试的电路结构或元器件的外部时，所述第二被测试的电路结构或元器件设置于所述管芯内。
[0010]进一步地，如上所述的半导体芯片的测试结构，在所述第二被测试的电路结构或元器件的至少一个电极引出端位于所述第二被测试的电路结构或元器件的内部时，所述半导体芯片的测试结构还包括:管芯空置区；
[0011]所述管芯空置区和所述管芯空置区四周的划片道构成第二被测试的电路结构或元器件设置区；
[0012]所述第二被测试的电路结构或元器件位于所述第二被测试的电路结构或元器件设置区内，在所述第二被测试的电路结构或元器件内具有内部压焊块，所述内部压焊块为所述多组压焊块中的一个或多个。
[0013]进一步地，如上所述的半导体芯片的测试结构，所述第二被测试的电路结构或元器件的内部电极引出端的数量与在所述内部压焊块的数量相等。
[0014]进一步地，如上所述的半导体芯片的测试结构，每组压焊块中的压焊块等间距地排布。
[0015]进一步地，如上所述的半导体芯片的测试结构，所述每组压焊块中的压焊块的数量为六个或八个。
[0016]本实用新型实施例提供一种半导体芯片的测试系统，包括:自动测试机，探针卡及如上任一项所述的半导体芯片的测试结构；
[0017]所述探针卡与所述半导体芯片的测试结构的压焊块接触，所述自动测试机通过所述探针卡和所述压焊块与所述半导体芯片的测试结构电连接。
[0018]本实用新型实施例提供一种半导体芯片的测试结构及系统，半导体芯片的测试结构及系统包括:基片，设置在基片上的管芯，管芯之间设置的划片道，被测试的电路结构或元器件，与被测试的电路结构或元器件电连接的压焊块;其中，压焊块为多组，多组压焊块按照预设规则设置在划片道上;被测试的电路结构或元器件包括:第一被测试的电路结构或元器件和第二被测试的电路结构或元器件，第一被测试的电路结构或元器件的尺寸小于划片道的尺寸，第二被测试的电路结构或元器件的尺寸大于划片道的尺寸。能够完成对所有被测试的电路结构或元器件的自动测试，提高了测试效率。
【附图说明】
[0019]为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0020]图1为现有技术中小尺寸的被测试的电路结构或元器件测试结构的结构示意图；
[0021]图2为现有技术中超大尺寸的被测试的电路结构或元器件的测试结构的结构示意图；
[0022]图3为本实用新型半导体芯片的测试结构实施例一的结构示意图；
[0023]图4为本实用新型半导体芯片的测试结构实施例二的结构示意图。
[0024]附图标记:
[0025]1-基片2-管芯3-划片道
[0026]41-第一被测试的电 42-第二被测试的电 5-压焊块
[0027]路结构或元器件路结构或元器件
[0028]6-管芯空置区
【具体实施方式】
[0029]为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0030]图3为本实用新型半导体芯片的测试结构实施例一的结构示意图，如图3示，本实施例提供的半导体芯片的测试结构包括:基片I，设置在基片I上的管芯2，管芯之间设置的划片道3，被测试的电路结构或元器件，与被测试的电路结构或元器件电连接的压焊块5。
[0031]其中，压焊块5为多组，多组压焊块按照预设规则设置在划片道3上。
[0032]被测试的电路结构或元器件包括:第一被测试的电路结构或元器件41和第二被测试的电路结构或元器件42，第一被测试的电路结构或元器件41的尺寸小于划片道3的尺寸，第二被测试的电路结构或元器件42的尺寸大于划片道3的尺寸。
[0033]具体地，本实施例中，基片I可以为硅片。在基片I上设置多个管芯2，管芯2中可设置具有独立功能的可封装的集成电路，在管芯2之间设置划片道3，划片道3的尺寸远远小于管芯2的尺寸。在划片道3内按照预设规则设置多组压焊块5。如预设规则可以为每组压焊块5的间距相等，也可以为其他预设规则，将被测试的电路结构或元器件与压焊块5电连接，保证每个被测试的电路结构或元器件的电极引出端分别与一个对应的压焊块5电连接。
[0034]进一步地，本实施例中，每组压焊块中的压焊块5等间距地排布，每组压焊块中的压焊块5的数量为六个或八个。
[0035]其中，被测试的电路结构或元器件包括:第一被测试的电路结构或元器件41和第二被测试的电路结构或元器件42，第一被测试的电路结构或元器件41为小尺寸的被测试的电路结构或元器件，其尺寸小于划片道3的尺寸，即可将被测试的电路结构或元器件设置在划片道3上;第二被测试的电路结构或元器件42为超大尺寸的被测试的电路结构或元器件，其尺寸大于划片道3的尺寸。
[0036]本实施例中，由于第二被测试的电路结构或元器件42不能设置在划片道3中，所以可将第二被测试的电路结构或元器件42设置在管芯2中，该管芯2可只用于设置第二被测试的电路结构或元器件42，该第二被测试的电路结构或元器件42与划片道3中的压焊块5电连接，即第二被测试的电路