本实用新型涉及一种数据传输系统，特别是涉及一种基于FPGA和ARM实时控制的数据传输系统。
背景技术：
：在数据传输过程中，传输距离比较远，或者是为了节省硬件资源，往往采用串行通信，这样就需要将上位机传送的数据串行输出到通信接口。串并转换是FPGA设计的一个重要技巧，它是数据流处理的常用手段，也是面积与速度互换思想的直接体现。串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用移位寄存器、RAM、SRAM、SDRAM等实现。在工业中，有时候被测系统和上位机有一定的距离，如果直接把测量的并行数据传送到上位机，将会出现数据信号的衰减和信号延时问题，有可能使信号时序错位，从而达不到系统测试的要求。为此，需要研制一种高速实时的数据传输系统，用来完成被测数据无失真的、实时的、远距离与上位机的通信，并能接收上位机的控制指令，实现工作状态的远程交互。技术实现要素：鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种基于FPGA和ARM实时控制的数据传输系统，用于解决现有技术中存在的上述问题。为实现上述目的及其他相关目的，本实用新型提供如下技术方案：一种基于FPGA和ARM实时控制的数据传输系统，至少包括：电源模块、IO控制模块、FPGA模块、ARM控制模块和上位机；所述FPGA模块包括FPGA处理器、片外缓存模块和时钟控制模块，所述的IO控制模块、片外缓存模块和时钟控制模块均分别与所述FPGA处理器相连；所述ARM控制模块包括ARM控制器和与所述ARM控制器相连的存储器；所述ARM控制器与FPGA处理器、上位机相连；电源模块与所述的IO控制模块、FPGA处理器和ARM控制器均相连。优选地，所述电源模块包括LDO电源和DCDC电源，所述LDO电源与FPGA处理器相连；所述DCDC电源与所述的IO控制模块和ARM控制器均相连。优选地，所述DCDC电源的输出电压为3.3V。优选地，所述LDO电源的输出电压有1.2V和2.5V。优选地，所述ARM控制器通过以太网接口将数据高速实时的传输给所述上位机。如上所述，本实用新型的基于FPGA和ARM实时控制的数据传输系统，具有以下有益效果：1）能够完成被测数据无失真的、实时的、远距离与上位机的通信，并能接收上位机的控制指令，实现工作状态的远程交互。2）速度快、功耗低、可靠性高、集成度高、管脚资源丰富、时钟频率高、编程配置灵活、易于重构、开发周期短，以及设计费用低。附图说明图1显示为本实用新型的基于FPGA和ARM实时控制的数据传输系统示意图。元件标号说明1电源模块2IO控制模块3FPGA处理器4片外缓存模块5时钟控制模块6ARM控制器7存储器8上位机具体实施方式以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。请参阅图1。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容所能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。如图1所示，本实用新型提供一种基于FPGA和ARM实时控制的数据传输系统，至少包括：电源模块1、IO控制模块2、FPGA模块、ARM控制模块和上位机8；所述的IO控制模块2、FPGA模块和ARM控制模块均分别与所述电源模块1相连；所述的IO控制模块2、FPGA模块、ARM控制模块和上位机8依次相连。其中FPGA模块作为数据预处理器，完成并行数据到串行数据的转换等数据预处理任务；ARM控制模块作为中央处理控制器，主要完成从FPGA处理器3中读取已经预处理好的数据，并通过以太网口完成与上位机8的实时通信任务。所述上位机8按照数据传输协议解调出各类物理变量，记录并存储。测试人员通过上位机8完成工作状态的远程控制与各种信息交互任务。参考图1，所述FPGA模块包括FPGA处理器3、片外缓存模块4和时钟控制模块5，所述的IO控制模块2、片外缓存模块4和时钟控制模块5均分别与所述FPGA处理器3相连；所述ARM控制模块包括ARM控制器6和与所述ARM控制器6相连的存储器7；所述ARM控制器6与FPGA处理器3、上位机8相连；优选地，所述ARM控制器6通过以太网接口将数据高速实时的传输给所述上位机8。所述电源模块1与所述的IO控制模块2、FPGA处理器3和ARM控制器6均相连。参考图1，所述电源模块1包括LDO电源和DCDC电源，所述LDO电源与FPGA处理器3相连；所述DCDC电源与所述的IO控制模块2和ARM控制器6均相连。所述DCDC电源的输出电压为3.3V。所述LDO电源的输出电压有1.2V和2.5V。所述片外缓存模块4包括SRAM和SDRMM。本实用新型的基于FPGA和ARM实时控制的数据传输系统能够完成被测数据无失真的、实时的、远距离与上位机8的通信，并能接收上位机8的控制指令，实现工作状态的远程交互。另外，本基于FPGA和ARM实时控制的数据传输系统速度快、功耗低、可靠性高、集成度高、管脚资源丰富、时钟频率高、编程配置灵活、易于重构、开发周期短，以及设计费用低。上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属
技术领域：
中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。当前第1页1 2 3