基于CPCI总线的8通道的IIC扩展板的制作方法

本实用新型属于集成电路技术领域，具体涉及到一种基于CPCI总线的8通道的IIC扩展板。

背景技术：

随着微电子、通信技术的发展，主流测量控制系统已形成以计算机测控系统和嵌入式测控系统为主。主流的测量控制系统中，我们经常要用到CPCI总线。CPCI总线有一些优点：总线空间与处理器空间隔离；可扩展性较好；具有动态配置机制即插即用；总线带宽较宽；具有共享总线机制；具有中断机制。CPCI总线已被广泛使用，CPCI总线已形成一种标准，人们广泛使用CPCI总线扩展一些功能板卡。

IIC扩展板出现的较早，已被人们广泛使用于测量，控制，数据传输中。目前，基于IIC扩展板的外设较多，然而，将IIC扩展板的外设连接到主控设备时，常常会出现主控设备的串口通道不足，无法连接到主控设备的问题。

这些外设要连接到主控设备常用的做法是：首先，添加主控器模块,扩充串口通道；其次，两个主控器之间通过连接线互连起来。这种做法有一些不足：电路比较复杂，增加了模块及连线；成本增加；维护费力费时，电路连线较多，不利于查找问题；系统功耗增加。

技术实现要素：

本实用新型所要解决的技术问题在于克服上述通信外设的不足,提供一种设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力的基于CPCI总线的8通道的IIC扩展板。

解决上述技术问题采用的技术方案是：具有：对装置进行控制的FPGA电路；PCI电路；该电路的输入端接FPGA电路的输出端；串行接口驱动电路，该电路的输出端接FPGA电路的输入端。

本实用新型的FPGA电路为：集成电路U1的137脚～139脚、141脚～146脚、149脚～152脚、160脚～165脚、169脚～171脚、173脚～176脚、179脚～182脚、187脚～189脚、191脚～193脚、195脚、197脚、198脚、207脚、70脚～67脚、64脚、63脚、61脚～57脚、48脚～43脚、41脚～39脚、36脚～30脚、15脚～13脚、11脚、10脚、8脚、6脚～1脚、56脚接串行接口驱动电路，集成电路U1的105脚、117脚、107脚、108脚、110脚、112脚～116脚、106脚、118脚、120脚、127脚、128脚、133脚、104脚、103脚、86脚～89脚、92脚、94脚～96脚、80脚～82脚、101脚、99脚、97脚、77脚～74脚接PCI电路，集成电路U1的23脚接晶振Y1的4脚，集成电路U1的121脚、26脚、123脚、21脚、22脚、125脚、126脚、20脚、17脚、18脚、16脚、19脚依次接连接器J1的2脚～13脚，集成电路U1的190脚、178脚、79脚、66脚、53脚、157脚、51脚、155脚接1.2V电源，集成电路U1的7脚、29脚、42脚、166脚、172脚、183脚、194脚、202脚、109脚、122脚、136脚、148脚、62脚、71脚、83脚、91脚、98脚接3V电源，集成电路U1的100脚、111脚、9脚、25脚、156脚、154脚、158脚、52脚、50脚、54脚接地，晶振Y1的1脚接3V电源、3脚接地，连接器J1的1脚接地；集成电路U1的型号为EP2C20Q240C6，晶振Y1的型号为JHY50M。

本实用新型的串行接口驱动电路为：集成电路U3的9脚和19脚接连接器J3的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的137脚～139脚和141脚～146脚，连接器J3的3脚接地，集成电路U4的9脚和19脚接连接器J4的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的149脚～152脚和160脚～165脚，连接器J4的3脚接地，集成电路U5的9脚和19脚接连接器J5的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的169脚～171脚、173脚～176脚、179脚～182脚，连接器J5的3脚接地，集成电路U6的9脚和19脚接连接器J6的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的187脚～189脚、191脚～193脚、195脚、197脚、198脚、207脚，连接器J6的3脚接地，集成电路U7的9脚和19脚接连接器J7的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的70脚～67脚、64脚、63脚、61脚～58脚，连接器J7的3脚接地，集成电路U8的9脚和19脚接连接器J8的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的57脚、48脚～43脚和41脚～39脚，连接器J8的3脚接地，集成电路U9的9脚和19脚接连接器J9的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的36脚～30脚和15脚～13脚，连接器J9的3脚接地，集成电路U10的9脚和19脚接连接器J10的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的11脚、10脚、8脚、6脚～1脚、56脚，连接器J10的3脚接地；集成电路U3～集成电路U10的型号为CH453D。

本实用新型的PCI电路为：集成电路U2的131脚～117脚、114脚、86脚、87脚、94脚～92脚、142脚、157脚～155脚、144脚、160脚、139脚、90脚、148脚、145脚、136脚、53脚、137脚、138脚依次接集成电路U1的105脚、117脚、107脚、108脚、110脚、112脚～116脚、106脚、118脚、120脚、127脚、128脚、133脚、104脚、103脚、86脚～89脚、92脚、94脚～96脚、80脚～82脚、101脚、99脚、97脚、77脚～74脚，集成电路U2的51脚～46脚、43脚、42脚、40脚～36脚、34脚～31脚、15脚～8脚、5脚～2脚、175脚～172脚、41脚、30脚、16脚、6脚、17脚、18脚、21脚、23脚、22脚、24脚、29脚、7脚、168脚、167脚、26脚、25脚、52脚、171脚、172脚、169脚、170脚依次接连接器J2的57脚～5脚，集成电路U2的1脚、20脚、28脚、35脚、45脚、62脚、70脚、89脚、99脚、109脚、116脚、133脚、141脚、147脚、162脚接3V电源，集成电路U2的19脚、27脚、44脚、61脚、69脚、88脚、108脚、115脚、132脚、140脚、176脚、161脚接地，连接器J2的4脚～1脚接地；集成电路U2的型号为PCI9054。

由于本实用新型采用了FPGA电路、PCI电路、串行接口驱动电路，FPGA电路启动PCI局部总线的控制逻辑和8通道串行接口驱动的控制逻辑并接收外部传来的数据，串行接口驱动电路将数据输出，本装置设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力，可推广应用到通信电路外设与主控制设备连接设备领域。

附图说明

图1是本实用新型的电气原理方框图。

图2是图1中FPGA电路的电子线路原理图。

图3是图1中串行接口驱动电路的电子电路原理图。

图4是图1中PCI电路的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。

实施例1

在图1中，本实用新型基于CPCI总线的8通道的IIC扩展板由FPGA电路、PCI电路、串行接口驱动电路连接构成，PCI电路的输入端接FPGA电路的输出端，串行接口驱动电路的输出端接FPGA电路的输入端。

在图2中，本实施例的FPGA电路由集成电路U1、晶振Y1、连接器J1连接构成，集成电路U1的型号为EP2C20Q240C6，晶振Y1的型号为JHY50M。集成电路U1的137脚～139脚、141脚～146脚、149脚～152脚、160脚～165脚、169脚～171脚、173脚～176脚、179脚～182脚、187脚～189脚、191脚～193脚、195脚、197脚、198脚、207脚、70脚～67脚、64脚、63脚、61脚～57脚、48脚～43脚、41脚～39脚、36脚～30脚、15脚～13脚、11脚、10脚、8脚、6脚～1脚、56脚接串行接口驱动电路，集成电路U1的105脚、117脚、107脚、108脚、110脚、112脚～116脚、106脚、118脚、120脚、127脚、128脚、133脚、104脚、103脚、86脚～89脚、92脚、94脚～96脚、80脚～82脚、101脚、99脚、97脚、77脚～74脚接PCI电路，集成电路U1的23脚接晶振Y1的4脚，集成电路U1的121脚、26脚、123脚、21脚、22脚、125脚、126脚、20脚、17脚、18脚、16脚、19脚依次接连接器J1的2脚～13脚，集成电路U1的190脚、178脚、79脚、66脚、53脚、157脚、51脚、155脚接1.2V电源，集成电路U1的7脚、29脚、42脚、166脚、172脚、183脚、194脚、202脚、109脚、122脚、136脚、148脚、62脚、71脚、83脚、91脚、98脚接3V电源，集成电路U1的100脚、111脚、9脚、25脚、156脚、154脚、158脚、52脚、50脚、54脚接地，晶振Y1的1脚接3V电源、3脚接地，连接器J1的1脚接地。

在图3中，本实施例的串行接口驱动电路由集成电路U3～集成电路U10、连接器J3～连接器J10连接构成，集成电路U3～集成电路U10的型号为CH453D。集成电路U3的9脚和19脚接连接器J3的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的137脚～139脚和141脚～146脚，连接器J3的3脚接地，集成电路U4的9脚和19脚接连接器J4的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的149脚～152脚和160脚～165脚，连接器J4的3脚接地，集成电路U5的9脚和19脚接连接器J5的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的169脚～171脚、173脚～176脚、179脚～182脚，连接器J5的3脚接地，集成电路U6的9脚和19脚接连接器J6的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的187脚～189脚、191脚～193脚、195脚、197脚、198脚、207脚，连接器J6的3脚接地，集成电路U7的9脚和19脚接连接器J7的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的70脚～67脚、64脚、63脚、61脚～58脚，连接器J7的3脚接地，集成电路U8的9脚和19脚接连接器J8的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的57脚、48脚～43脚和41脚～39脚，连接器J8的3脚接地，集成电路U9的9脚和19脚接连接器J9的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的36脚～30脚和15脚～13脚，连接器J9的3脚接地，集成电路U10的9脚和19脚接连接器J10的1脚和2脚、25脚接5V电源、11脚接地、5脚～1脚和28脚～23脚依次接集成电路U1的11脚、10脚、8脚、6脚～1脚、56脚，连接器J10的3脚接地。

在图4中，本实施例的PCI电路由集成电路U2、连接器J2连接构成，集成电路U2的型号为PCI9054。集成电路U2的131脚～117脚、114脚、86脚、87脚、94脚～92脚、142脚、157脚～155脚、144脚、160脚、139脚、90脚、148脚、145脚、136脚、53脚、137脚、138脚依次接集成电路U1的105脚、117脚、107脚、108脚、110脚、112脚～116脚、106脚、118脚、120脚、127脚、128脚、133脚、104脚、103脚、86脚～89脚、92脚、94脚～96脚、80脚～82脚、101脚、99脚、97脚、77脚～74脚，集成电路U2的51脚～46脚、43脚、42脚、40脚～36脚、34脚～31脚、15脚～8脚、5脚～2脚、175脚～172脚、41脚、30脚、16脚、6脚、17脚、18脚、21脚、23脚、22脚、24脚、29脚、7脚、168脚、167脚、26脚、25脚、52脚、171脚、172脚、169脚、170脚依次接连接器J2的57脚～5脚，集成电路U2的1脚、20脚、28脚、35脚、45脚、62脚、70脚、89脚、99脚、109脚、116脚、133脚、141脚、147脚、162脚接3V电源，集成电路U2的19脚、27脚、44脚、61脚、69脚、88脚、108脚、115脚、132脚、140脚、176脚、161脚接地，连接器J2的4脚～1脚接地。

本实用新型的工作原理如下：

系统上电，首先，集成电路U1开始初始化工作，完成FPGA的硬件配置工作：包括PCI局部总线的控制逻辑，8通道串行接口驱动的控制逻辑。此后，电路进入正常工作状态。

首先，集成电路U1等待接收从外部传来的数据。集成电路U1启动8通道串行接口驱动的控制逻辑。数据信号从连接器J3的2脚输出，输入到集成电路U8的10脚,经过集成电路U3的处理，数据信号从集成电路U3的1脚～5脚、23脚、24脚、26脚～28脚输出，输入到集成电路U1；或数据信号从连接器J4的2脚输出，输入到集成电路U4的10脚,经过集成电路U4的处理，数据信号从集成电路U4的1脚～5脚、23脚、24脚、26脚～28脚输出，输入到集成电路U1；或数据信号从连接器J5的2脚输出，输入到集成电路U5的10脚,经过集成电路U5的处理，数据信号从集成电路U5的1脚～5脚、23脚、24脚、26脚～28脚输出，输入到集成电路U1；或数据信号从连接器J6的2脚输出，输入到集成电路U6的10脚,经过集成电路U6的处理，数据信号从集成电路U6的1脚～5脚、23脚、24脚、26脚～28脚输出，输入到集成电路U1；或数据信号从连接器J7的2脚输出，输入到集成电路U7的10脚,经过集成电路U7的处理，数据信号从集成电路U7的1脚～5脚、23脚、24脚、26脚～28脚输出，输入到集成电路U1；或数据信号从连接器J8的2脚输出，输入到集成电路U8的10脚,经过集成电路U8的处理，数据信号从集成电路U8的1脚～5脚、23脚、24脚、26脚～28脚输出，输入到集成电路U1；或数据信号从连接器J9的2脚输出，输入到集成电路U9的10脚,经过集成电路U9的处理，数据信号从集成电路U9的1脚～5脚、23脚、24脚、26脚～28脚输出，输入到集成电路U1；或数据信号从连接器J10的2脚输出，输入到集成电路U10的10脚,经过集成电路U10的处理，数据信号从集成电路U10的1脚～5脚、23脚、24脚、26脚～28脚输出，输入到集成电路U1。

其次，集成电路U2启动PCI局部总线的控制逻辑，将接收的数据发送出去。数据信号从集成电路U1的105脚～108脚、110脚、112脚～118脚、120脚、127脚、128脚、133脚输出，输入到集成电路U2，经过集成电路U2总线变换处理，数据输出到连接器J2的26脚～57脚，从连接器J2输出数据。