一种稳压器及稳压的方法
【技术领域】
[0001] 本发明涉及一种集成电路，特别但不限于一种稳压器以及稳压的方法。
【背景技术】
[0002] 片内稳压器广泛使用能隙基准源作为互补金属氧化物半导体晶体管（CMOS)的参 考源。能隙基准源利用CMOS工艺中的寄生双极管产生与硅的禁带宽度有关的电压。但是， 能隙基准源不能补偿金属氧化物半导体场效应晶体管（MOSFET)工艺角和温度的变化。工 艺角涉及到工艺过程中参数的变化。不同芯片的场效应管在一定的范围内会有不同的速度 变化。当利用稳压源给数字电路供电时，具有不同工艺角的CMOS的逻辑门的延迟时间会有 很大的变动，这使得数字电路的时序收敛变得更加困难。
[0003] 纳米工艺使得集成电路获得越来越快的速度，时序误差的裕量也变得越来越小。 希望可设计出一种新型的稳压器，使得它的参考电压可以补偿CMOS工艺角以及温度的变 化。
【发明内容】
[0004] 在一个实施例中，电路包括第一放大器和偏置单兀。该第一放大器包括正输入， 负输入以及输出，其中该第一放大器的该输出连接至该负输入。该偏置单元利用互补金属 氧化物半导体晶体管产生参考电压，其中该第一放大器的该正输入被配置为接收该参考电 压。
[0005] 在另一个实施例中，一种方法包括产生第一偏置电流，该第一偏置电流流过互补 金属氧化物半导体晶体管（CMOS)，使得该CMOS晶体管的跨导保持恒定；基于该第一偏置电 流产生参考电压；将该参考电压输入至放大器的正输入；由该放大器输出信号，其中该输 出反馈至该放大器的负输入。
[0006] 在另一个实施例中，一种方法包括生成追踪互补金属氧化物半导体晶体管的阈值 电压的第二偏置电流；基于该第二偏置电流产生参考电压；将该参考电压输入至放大器的 正输入；由该放大器输出信号，其中该输出反馈至该放大器的负输入。
【附图说明】
[0007] 本发明通过所附的附图用示例形式展示。附图应当被理解为作为示例而非限制， 本发明的范围是由权利要求所限定的。
[0008] 图1是表示电路实施例的框图。
[0009] 图2是表示偏置单元实施例的图。
[0010] 图3是表示偏置单元另一个实施例的图。
[0011] 图4是表示偏置单元另一个实施例的图。
[0012] 图5是表示偏置单元另一个实施例的图。
[0013] 图6A是表示包含加权电路的电路实施例的框图。
[0014] 图6B是表示电路另一个实施例的图。
[0015] 图7是表示电路另一个实施例的图。
[0016] 图8是表不偏置单兀另一个实施例的图。
[0017] 图9是表示偏置单元另一个实施例的图。
[0018] 图?ο是表不电路另Iv实施例的图。
[0019] 图11是表示偏置单元另一个实施例的图。
[0020] 图12是表示一种实施例的方法的流程图。
[0021] 图13是表示一种实施例的方法的流程图。
【具体实施方式】
[0022] 图1是表示电路实施例的框图。在图1中，电路10包括第一放大器100和偏置单 兀110。该第一放大器100有正输入（ + )，负输入（-)和输出，其中第一放大器100的输出连 接至负输入。偏置单元Iio利用互补金属氧化物（CMOS)晶体管产生参考电压。第一放大 器100的正输入接收偏置单元110输出的参考电压。电路10可以是稳压器。
[0023] 在该实施例中，稳压器10可自适应逻辑门的速度，因为稳压器采用MOSFET晶体管 作为参考电压，而逻辑门主要包含MOSFET晶体管。当逻辑门的速度较慢时，稳压器被设计 成高于名义电压，当逻辑门的速度较快时，稳压器被设计成低于名义电压，从而减小逻辑门 延迟时间的变化。温度的变化也被考虑在内。通过调节稳压器的MOSFET晶体管的温度系 数，逻辑门延迟时间可配置为不随温度的变化而变化。通过使用MOSFET晶体管代替能隙源 作为参考电压可以减少逻辑门对工艺角和温度的敏感度。
[0024] 偏置单元110可产生追踪互补金属氧化物半导体（CMOS)晶体管的恒定跨导gm的 第一偏置电流I 1，基于第一偏置电流I1产生参考电压。换言之，第一偏置电流I1被用作 偏置CMOS晶体管，从而跨导g m对于温度、工艺或者电源电压不敏感。
[0025] 可选择地，在电路10中，该偏置单元110可产生追踪CMOS晶体管的阈值电压Vth 的第二偏置电流I2，且基于第二偏置电流I2产生参考电压VMf。换言之，该第二偏置电流I 2 被用于偏置CMOS晶体管，以使参考电压追踪阈值电压Vth。
[0026] 图2是表示偏置单元实施例的图。在图2中，偏置单元20产生第一偏置电流I1, 跨导g m利用第一偏置电流I1只随多晶硅电阻器变化，基于第一偏置电流I1产生参考电压 VMf。如图2所示，CMOS晶体管包括N沟道金属氧化半导体（NMOS)晶体管。首先产生第一 偏置电流I 1，然后第一偏置电流I1被复制至另一个MOSFET中。注意到该电流的任何部分流 经的任何尺寸的MOSFET的跨导g m恒定，这是因为尺寸和电流只影响MOSFET的绝对值而不 影响其工艺和温度的敏感性。多晶硅电阻器表示的是一种标准逻辑工艺通常提供的电阻。 如果多晶硅电阻器恒定则MOSFET的跨导g m恒定。一般而言，与有源MOSFET相比，多晶硅 电阻器的工艺条件的变化更小，且具有较小的温度敏感度。
[0027] 偏置单元20包括第一 P-沟道金属氧化物半导体（PMOS)晶体管Mpi、第二PMOS晶 体管Mp2、第三PMOS晶体管M P3、第一 NMOS晶体管Mni、第二NMOS晶体管Mn2、第三NMOS晶体 管Mn3、和第一电阻R 1。
[0028] 第一、第二和第三PMOS晶体管MP1，MP2,M p3的源极连接至电源VdcL第一 PMOS晶体 管Mpi的栅极和漏极都连接至第一 NMOS晶体管Mm的漏极。第二PMOS晶体管Mp2的栅极连 接至第一 PMOS晶体管Mpi的栅极和第三PMOS晶体管Mp3的栅极。第二PMOS晶体管Mp2的 漏极连接至第一 NMOS晶体管Mm的栅极和第二NMOS晶体管Mn2的漏极。第三PMOS晶体管 Mp3的漏极连接至第二NMOS晶体管Mn2的栅极和第一电阻R1。第一电阻R 1连接至第三NMOS 晶体管Mn3的栅极和漏极。第一、第二、第三NMOS晶体管MN1，MN2，M N3的源极接地。其中第三 PMOS晶体管Mp3的漏极被配置成输出第一偏置电流I1。第一偏置电流I1流经匪OS晶体管。 NMOS晶体管的跨导保持恒定。
[0029] 在图2中，第一、第二和第三PMOS晶体管MP1、MP2、M P3的尺寸(包括宽长比W/L和长 度)。Mn2与Mn3的尺寸比是I :N。电流I1可表示为
【主权项】
1. 一种电路，包括： 第一放大器，包括正输入、负输入和输出，其中所述第一放大器的输出连接至所述负输 入； 偏置单元，所述偏置单元被配置为利用CMOS晶体管产生参考电压，其中所述第一放大 器的所述正输入被配置为接收所述参考电压。
2. 如权利要求1所述的电路，其中所述偏置单元被配置成产生第一偏置电流，所述第 一偏置电流流过所述CMOS晶体管，使得所述CMOS晶体管的跨导保持恒定，所述参考电压基 于所述第一偏置电流产生。
3. 如权利要求2所述的电路，其中所述CMOS晶体管包括NMOS晶体管、其中所述偏置单 元包括第一 PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一 NMOS晶体管、第二NMOS 晶体管、第三NMOS晶体管和第一电阻，其中 所述第一、第二和第三PMOS晶体管的源极连接至电源； 所述第一 PMOS晶体管的栅极和漏极都连接至所述第一 NMOS晶体管的漏极； 所述第二PMOS晶体管的栅极连接至所述第一 PMOS晶体管的栅极和所述第三PMOS晶 体管的栅极； 所述第二PMOS晶体管的漏极连接至所述第一 NMOS晶体管的栅极和所述第二NMOS晶 体管的漏极； 所述第三PMOS晶体管的漏极连接至所述第二NMOS晶体管的栅极和所述第一电阻； 所述第一电阻连接至所述第三NMOS晶体管的栅极和漏极；以及 所述第一、第二、第三NMOS晶体管的源极接地；其中所述第三PMOS晶体管的所述漏极 被配置为输出所述第一偏置电流。
4. 如权利要求1所述的电路，其中所述偏置单元被配置成产生追踪所述CMOS晶体管的 阈值电压的第二偏置电流，所述参考电压基于所述第二偏置电流产生。
5. 如权利要求4所述的电路，其中所述CMOS晶体管包括NMOS晶体管、其中所述偏置单 元包括第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第四NMOS晶体管、第五NMOS 晶体管、第二电阻，其中 所述第四、第五和第六PMOS晶体管的源极连接至电源； 所述第四PMOS晶体管的栅极和漏极都连接至所述第四NMOS晶体管的漏极； 所述第五PMOS晶体管的栅极连接至所述第四PMOS晶体管的栅极和所述第六PMOS晶 体管的栅极； 所述第五PMOS晶体管的漏极连接至所述第四NMOS晶体管的栅极和所述第五NMOS晶 体管的漏极； 所述第六PMOS晶体管的漏极连接至所述第五NMOS晶体管的栅极和所述第二电阻；以 及 所述第四、第五NMOS晶体管的源极接地；其中所述第六PMOS晶体管的所述漏极被配置 为输出所述第二偏置电流。
6. 如权利要求4所述的电路，其中所述CMOS晶体管包括PMOS晶体管、其中所述偏置单 元包括第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第七PMOS晶体管、第八PMOS 晶体管和第三电阻，其中 所述第六、第七和第八NMOS晶体管的源极接地； 所述第六NMOS晶体管的栅极和漏极都连接至所述第七PMOS晶体管的漏极和所述第七 NMOS晶体管的栅极； 所述第七NMOS晶体管的所述栅极连接至所述第八NMOS晶体管的栅极； 所述第七NMOS晶体管的漏极连接至所述第七PMOS晶体管的栅极和所述第八PMOS晶 体管的漏极； 所述第八NMOS晶体管的漏极连接至所述第八PMOS晶体管的栅极和所述第三电阻；且 所述第七、第八PMOS晶体管的源极连接至所述电源；其中所述第八NMOS晶体管的所述 漏极被配置为输出所述第二偏置电流。
7. 如权利要求2所述的电路，其中所述CMOS晶体管包括PMOS晶体管，其中所述偏置 单元包括第九PMOS晶体管、第十PM