适用于电源管理的低静态电流和驱动大负载的ldo电路的制作方法
【技术领域】
[0001]本发明涉及一种低压差线性稳压器。特别是涉及一种适用于电源管理的低静态电流和驱动大负载的LD0电路。
【背景技术】
[0002]现代便携式电子设备(手机、数字音乐播放器、数码相机、手持医疗仪器和测试仪器等)需要许多的电压调制器来对每个功能模块来供电。低压差线性稳压器(LD0)是非常理想的选择。因为LD0芯片具有以下几个技术特点:精密的电压基准，低静态电流，低压降调整管，高性能低噪音的运放，以及稳定而快速的环路响应。所以基于这些特性，可以根据不同的应用环境设计出具有针对性地LD0芯片。对于驱动数百pf的负载电容情况下，LD0能够保持稳定是很不容易的。无输出电容LDO(OCL-LDO)的研究是非常热门的方向，因为它降低芯片上数百个I/O pad的连线之间的寄生电容对芯片内部的影响。
【发明内容】
[0003]本发明所要解决的技术问题是，提供一种在驱动较大或者较宽范围的负载电容或者电阻时候，保持LD0稳定的适用于电源管理的低静态电流和驱动大负载的LD0电路。
[0004]本发明所采用的技术方案是:一种适用于电源管理的低静态电流和驱动大负载的LD0电路，包括有:分别由第一跨导增益输入级和第二跨导增益级构成的两个增益放大级，功率晶体管回路，第一有源反馈缓冲回路，第二有源反馈缓冲回路，以及电阻反馈回路，其中，所述第一跨导增益输入级的一个输入端连接基准电压Vref，另一个输入端连接电阻反馈回路，第一跨导增益输入级的输出端分三路，第一路连接第二跨导增益级的输入端，第二路连接第一有源反馈缓冲回路，第三路连接第二有源反馈缓冲回路，所述第二跨导增益级的输出端连接功率晶体管回路，所述第一有源反馈缓冲回路的输出端、第二有源反馈缓冲回路的输出端和功率晶体管回路输出端均连接至电压输出端Vout，所述功率晶体管回路的电源输入端连接电源VDD，所述电阻反馈回路的一端连接至电压输出端Vout，另一端接地，电压输出端Vout还分别通过第二电阻Resr与第三电容Cout的串联接地，以及通过第四电容CL接地。
[0005]所述的第一跨导增益输入级是由第二PM0S晶体管Ml和第四PM0S晶体管M2构成，第二跨导增益级是由第十六NM0S晶体管M15构成，其中，所述第二PM0S晶体管Ml和第四PM0S晶体管M2的源极共同依次通过第二 PM0S晶体管M01和第一 PM0S晶体管M00连接电源VDD，第一PM0S晶体管M00的栅极连接第一偏置电压Vbl，第二 PM0S晶体管M01的栅极连接第二偏置电压Vb2，所述第二 PM0S晶体管Ml的栅极连接电阻反馈回路，第四PM0S晶体管M2的栅极连接基准电压Vref，第二PM0S晶体管Ml的漏极构成一路输出，第四PM0S晶体管M2的漏极构成两路输出，所述第二PM0S晶体管Ml的漏极和第七NM0S晶体管M5的源极共同连接第八NM0S晶体管M3的漏极，第八匪0S晶体管M3的源极接地，第四PM0S晶体管M2的漏极一路和第二有源反馈缓冲回路中构成跨导增益级gma2的第^^一NM0S晶体管M6的源极共同连接第十二 NM0S晶体管M4的漏极，另一路通过第二有源反馈缓冲回路中的第二电容Cm2连接到电压输出端Vout，第十二 NM0S晶体管M4的源极接地，第七NM0S晶体管M5的栅极和第^^一NM0S晶体管M6的栅极共同连接第三偏置电压Vb3，第十二W0S晶体管M4的栅极和第八NM0S晶体管M3的栅极共同连接第四偏置电压Vb4，第^^一匪OS晶体管M6的漏极连接第十六NM0S晶体管Ml 5的栅极，第i^一匪OS晶体管M6的漏极还依次通过第十PM0S晶体管M8和第九PM0S晶体管M10连接电源VDD，第十PM0S晶体管M8的栅极接第二偏置电压Vb2，第九PM0S晶体管M10的栅极和第七NM0S晶体管M5的漏极共同依次通过第一有源反馈缓冲回路中的第一电阻Rm和第一电容Cml连接到电压输出端Vout，第七NM0S晶体管M5的漏极还通过第六PM0S晶体管M7连接第一有源反馈缓冲回路中构成跨导增益级gmal的第五PM0S晶体管M9的漏极，第五PM0S晶体管M9的栅极通过第一有源反馈缓冲回路中的第一电阻Rm和第一电容Cml连接到电压输出端Vout，第五PM0S晶体管M9的源极连接电源VDD，第六PM0S晶体管M7的栅极连接第二偏置电压Vb2，第十六匪OS晶体管M15的源极接地，第十六NM0S晶体管M15的漏极连接第十五NM0S晶体管M14的源极，第十五匪OS晶体管M14的栅极连接第三偏置电压Vb3，第十五NM0S晶体管M14的漏极连接所述的功率晶体管回路以及依次通过第十四PM0S晶体管M13和第十三PM0S晶体管Mil连接电源VDD，第十四PM0S晶体管M13的栅极连接第二偏置电压Vb2，第十三PM0S晶体管Mil的栅极连接所述的功率晶体管回路。
[0006]所述的功率晶体管回路包括有第十七PM0S晶体管MP和第五电容Cgd，其中，第十七PM0S晶体管MP的栅极和第五电容Cgd的一端共同连接第十三PM0S晶体管Mil的栅极和第十五匪0S晶体管M14的漏极，第十七PM0S晶体管MP的源极连接电源VDD，第十七PM0S晶体管MP的漏极和第五电容Cgd的另一端共同连接到电压输出端Vout。
[0007]所述的电阻反馈回路是由第一等效电阻Rfl和第二等效电阻Rf2串联构成，其中，第一等效电阻Rfl和第二等效电阻Rf2相连接的端构成反馈端连接第一跨导增益输入级中的第二 PM0S晶体管Ml的栅极，第一等效电阻Rfl的另一端连接到电压输出端Vout，第二等效电阻Rf 2的另一端接地。
[0008]所述的第一等效电阻Rfl包括有第十八PM0S晶体管M16、第十九PM0S晶体管M17和第二十PM0S晶体管M18，其中，第十八PM0S晶体管M16的源极连接到电压输出端Vout，第十八PM0S晶体管M16的栅极和漏极共同连接第十九PM0S晶体管M17的源极，第十九PM0S晶体管M17的栅极和漏极共同连接第二十PM0S晶体管M18的源极，第二十PM0S晶体管M18的栅极和漏极共同连接第二等效电阻Rf2。
[0009]所述的第二等效电阻Rf2包括有第二 ^^一PM0S晶体管M19、第二十二 PM0S晶体管M20和第二十三PM0S晶体管M21，其中，第二^^一PM0S晶体管M19的源极连接第一等效电阻Rf!，第二 ^^一PM0S晶体管M19的栅极和漏极共同连接第二十二 PM0S晶体管M20的源极，第二十二 PM0S晶体管M20的栅极和漏极共同连接第二十三PM0S晶体管M21的源极，第二十三PM0S晶体管M21的栅极和漏极共同接地。
[0010]本发明的适用于电源管理的低静态电流和驱动大负载的LD0电路，采用有源密勒电容反馈和宽驱动电容负载的技术，可以在驱动较大或者较宽范围的负载电容或者电阻时，保持LD0的稳定。当驱动较大或者较宽范围的负载电容或者电阻时候，本发明的LD0可以实现从两级结构到三级结构的转换，保持LD0环路的稳定。
【附图说明】
[0011]图1是本发明适用于电源管理的低静态电流和驱动大负载的LDO电路的原理框图；
[0012]图2是图1的电路原理图。
【具体实施方式】
[0013]下面结合实施例和附图对本发明的适用于电源管理的低静态电流和驱动大负载的LD0电路做出详细说明。
[0014]本发明的适用于电源管理的低静态电流和驱动大负载的LD0电路，两个增益放大级、一个功率晶体管回路、一个电阻反馈回路和两个有源反馈缓冲回路组成。两个增益放大级分别是:第一跨导增益输入级gml和第二增益级gm2。
[0015]如图1所示，本发明的适用于电源管理的低静态电流和驱动大负载的LDO电路，包括有:分别由第一跨导增益输入级gml和第二跨导增益级gm2构成的两个增益放大级，功率晶体管回路B，第一有源反馈缓冲回路D1，第二有源反馈缓冲回路D2，以及电阻反馈回路R，其中，所述第一跨导增益输入级gml的一个输入端连接基准电压Vref，另一个输入端连接电阻反馈回路R，第一跨导增益输入级gml的输出端分三路，第一路连接第二跨导增益级gm2的输入端，第二路连接第一有源反馈缓冲回路D1，第三路连接第二有源反馈缓冲回路D2，所述第二跨导增益级gm2的输出端连接功率晶体管回路B，所述第一有源反馈缓冲回路D1的输出端、第二有源反馈缓冲回路D2的输出端和功率晶体管回路B输出端均连接至电压输出端Vout，所述功率晶体管回路B的电源输入端连接电源VDD，所述电阻反馈回路R的一端连接至电压输出端Vout，另一端接地，电压输出端Vout还分别通过第二电阻Resr与第三电容Cout的串联接地，以及通过第四电容CL接地。
[0016]本发明的适用于电源管理的低静态电流和驱动大负载的LD0电路的具体构成如图2所示，具体如下:
[0017]所述的第一跨导增益输入级gml是由第二PM0S晶体管Ml和第四PM0S晶体管M2构成，第二跨导增益级gm2是由第十六NM0S晶体管M15构成，其中，所述第二PM0S晶体管Ml和第四PM0S晶体管M2的源极共同依次通过第二 PM0S晶体管M01和第一 PM0S晶体管M00连接电源VDD，第一 PM0S晶体管M00的栅极连接第一偏置电压Vbl，第二 PM0S晶体管M01的栅极连接第二偏置电压Vb2，所述第二 PM0S晶体管Ml的栅极连接电阻反馈回路R，第四PM0S晶体管M2的栅极连接基准电压Vref，第二PM0S晶体管Ml的漏极构成一路输出，第四PM0S晶体管M2的漏极构成两路输出，所述第二PM0S晶体管Ml的漏极和第七NM0S晶体管M5的源极共同连接第八W0S晶体管M3的漏极，第八匪0S晶体管M3的源极接地，第四PM0S晶体管M2的漏极一路和第二有源反馈缓冲回路D2中构成跨导增益级gma2的第十一 NM0S晶体管M6的源极共同连接第十二 NM0S晶体管M4的漏极，另一路通过第二有源反馈缓冲回路D2中的第二电容Cm2连接到电压输出端Vout，第十二匪OS晶体管M4的源极接地，第七匪0S晶体管M5的栅极和第i^一W0S晶体管M6的栅极共同连接第三偏置电压Vb3，第十二 NM0S晶体管M4的栅极和第八NM0S晶体管M3的栅极共同连接第四偏置电压Vb4，第^^一匪0S晶体管M6的漏极连接第十六匪0S晶体管M15的栅极，第^^一NM0S晶体管M6的漏极还依次通过第十PM0S晶体管M8和第九PM0S晶体管M10连接电源VDD，第十PM0S晶体管M8的栅极接第二偏置电压Vb2，第九PM0S晶体管M10的栅极和第七NMOS晶体管M5的栅极共同依次通过第一有源反馈缓冲回路D1中的第一电阻Rm和第一电容Cml连接到电压输出端Vout，第七匪OS晶体管M5的栅极还通过第六PM0S晶体管M7连接第一有源反馈缓冲回路D1中构成跨导增益级gmal的第五PM0S晶体管M9的漏极，第五PM0S晶体管M9的栅极通过第一有源反馈缓冲回路