一种延时控制装置的制造方法
【技术领域】
[0001]本发明涉及半导体集成电路技术领域，尤其涉及一种多通道同步延时的延时控制
目.ο
【背景技术】
[0002]在半导体集成电路领域中，延时控制电路是一种产生脉冲信号延时的电路，使输出信号相对输入信号延时一定的时间。在一些应用上要求两个或两个以上的不同通道的延时相同，如图1所示，为理想的两个不同通道的延时电路的时序图。通道I的时钟信号CKA延时一段时间TDO后形成延时时钟信号CKA_DLY，通道2的时钟信号CKB延时一段时间TDl后形成延时时钟信号CKB_DLY，这两个通道的延时相等，即TD0=TD1。
[0003]再如图2所示，是现有的一种通用两级CMOS反相器实现的延时电路。作为一级近似，且忽略体效应，可以计算第一级反相器上升沿延时时间为:
Tdhl= (Ln/(Kn*Wn*(Vgs-Vthn)))* Cloadl
其中Vthn是N沟晶体管的开启电压，与温度相关。Vgs与电源电压相关。Kn为NMOS的跨导系数，与工艺相关；Cloadl为等效的寄生负载电容。
[0004]计算第二级反相器上升沿延时时间为:
Tdlh= (Lp/(Kp*Wp*(I Vgs-Vthp I)))* Cload2
其中Vthp是P沟晶体管的开启电压，与温度相关。Vgs与电源电压相关。Kp为NMOS的跨导系数，与工艺相关；Cload2为等效的寄生负载电容。
[0005]因此，总的延时时间为:
Ttol= Tdhl + Tdlh
=(Ln/ (Kn*Wn*(Vgs-Vthn))) *Cloadl + (Lp/ (Kp*Wp*(|Vgs-Vthp|))) *Cload2从上面分析可以看到，单级延时电路的边沿延时都随电源电压，温度及工艺的变化而变化，不能使两个不同通道的延时(例如:图1中的TDO及TDl)始终保持相同。
[0006]再如图3所示，为现有技术中传统的利用缓冲器的负载电阻或负载电容的变化作为延时步长的延时电路，由CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体管)门电路和反相驱动电路BUF组成。类似于以上图2所示两级CMOS反相器的延时电路分析，图3所示的延时电路也同样受电源电压和温度及工艺的影响较大，同样不能使多个不同通道的延时始终保持相同。
[0007]由此可见，在现有的延时电路设计中，延时时间容易受到电源电压，温度及工艺参数的影响，在不同通道要求相同延时时间的电路中，会存在比较大的延时误差漂移。然而，在半导体集成电路的时钟系统中要求不同延时通道输出时钟相对输入时钟的相位延时必须非常精确，不能有较大的误差。但是目前的现有技术方案还不能达到这一目的。
【发明内容】
[0008]本发明所要解决的技术问题是提供一种延时控制装置，其可实现多通道时钟或脉冲信号的精确延时。
[0009]为解决本发明的技术问题，本发明公开一种延时控制装置，包括信号产生单元，选择单元，第一延时单元、延时组和延时控制单元；所述延时组包括一个或多个第二延时单元;
所述信号产生单元接收时钟信号，生成多个偏移所述时钟信号不同相位的参考时钟信号和与时钟信号同相位的同步时钟信号，输出所述参考时钟信号和同步时钟信号至所述选择单元；
所述选择单元根据选择控制信号，从所述多个参考时钟信号中选择一个输出至所述延时控制单元；以及输出所述同步时钟信号至所述第一延时单元；
所述延时控制单元接收所述参考时钟信号和第一延时单元输出的同步时钟信号或偏移时钟信号，比较参考时钟信号与偏移时钟信号之间的延时时间，相应生成延时控制信号，输出至所述第一延时单元和延时组内的第二延时单元；
所述第一延时单元接收所述同步时钟信号和所述延时控制信号，根据所述延时控制信号，相应调整所述同步时钟信号的延时时间，输出延时同步时钟信号所述延时时间的偏移时钟信号至所述延时控制单元；
所述第二延时单元接收脉冲信号，根据所述延时控制信号，相应调整所述脉冲信号的延时时间，输出与所述偏移时钟信号具有同样偏移量的偏移脉冲信号。
[0010]与现有技术相比，本发明具有如下有益效果:本发明通过第一延时单元与延时控制单元构成的闭环负反馈系统，使不同通道的延时时间自动跟随用户设置的延时值；同时，能够自动补偿因温度、电源电压、制造工艺、参数等因素造成的延时误差，保证了各通道的延时时间始终精确跟踪用户设置的延时值。
【附图说明】
[0011 ] 图1是理想延时电路特性示意图；
图2是现有技术I的延时电路结构图；
图3是现有技术2的延时电路结构图；
图4是本发明一实施例的延时控制装置结构图；
图5是本发明另一实施例的延时控制装置结构图；
图6是本发明另一实施例的二个选择器的延时时序图；
图7是本发明另一实施例的第一延时单元电路结构图；
图8是本发明另一实施例的第一延时单元电路结构图；
图9是图8所示的第一延时单元中的差分延时单元的电路结构图；
图10是本发明另一实施例的锁相环的延时时序图；
图11是本发明另一实施例的多个信号延时时序图。
【具体实施方式】
[0012]下面结合附图和实施例，对本发明作进一步详细说明。
[0013]如图4所示，本发明一实施例的延时控制装置包括信号产生单元，选择单元，第一延时单元、延时组和延时控制单元；所述延时组包括一个或多个第二延时单元；在本发明实施例中，延时组包括η个第二延时单元，即第二延时单元I至第二延时单元η，其中η为大于等于I的正整数。
[0014]所述信号产生单元接收时钟信号CK，生成多个偏移所述时钟信号不同相位的参考时钟信号CK_1至CK_i和与时钟信号同相位的同步时钟信号CK_0，输出所述参考时钟信号CK_1至CK_i和同步时钟信号CK_0至所述选择单元。其中i为大于等于2的正整数。
[0015]所述选择单元根据选择控制信号，从所述多个参考时钟信号CK_1至CK_i中选择一个输出至所述延时控制单元；以及输出所述同步时钟信号CK_o至所述第一延时单元；即所述选择单兀从参考时钟信号CK_1至CK_i中选择任何一个输出为参考时钟信号CK2,而同步时钟信号CK_o直接输出为同步时钟信号CKO。
[0016]所述延时控制单元接收所述参考时钟信号CK2和第一延时单元输出的同步时钟信号CKO或偏移时钟信号CK1，比较参考时钟信号CK2与偏移时钟信号CKl之间的延时时间，相应生成延时控制信号，输出至所述第一延时单元和延时组内的第二延时单元I至第二延时单元η。
[0017]所述第一延时单元接收所述同步时钟信号CKO和所述延时控制信号，根据所述延时控制信号，相应调整所述同步时钟信号CKO的延时时间t，输出延时同步时钟信号CKO所述延时时间t的偏移时钟信号CKl至所述延时控制单元所述第二延时单元I至第二延时单元η分别接收脉冲信号CKBl至CKBn，并根据所述延时控制信号，相应调整所述脉冲信号CKBl至CKBn的延时时间，输出与所述偏移时钟信号CKl具有同样偏移量的偏移脉冲信号CKB1_DLY至CKBn_DLY，即偏移脉冲信号CKB1_DLY至CKBn_DLY相对于脉冲信号CKBl至CKBn的延时时间，等于偏移时钟信号CKl相对于同步时钟信号CKO的延时时间。
[0018]具体地，假设时钟信号CK的时钟周期为T，信号产生单元