Ldo电路的制作方法
【技术领域】
[0001]本发明涉及一种半导体集成电路制造，特别是涉及一种低压差线性稳压器(LDO)电路。
【背景技术】
[0002]如图1所示，是现有LDO电路图;现有LDO电路包括一个差分放大器101，驱动管和电阻串。
[0003]图1中显示了两个驱动管，分别为native匪OS管MNlOl和PMOS管MPlOl，电阻串有电阻RlOl和R102串联而成。差分放大器101的一个输入端连接参考电压VREF，另一个输入端连接由电阻串对LDO输出电压VPWR分压后形成的反馈电压;差分放大器1I的输出端连接到匪OS管MN 1I的栅极;PMOS管MP1I的栅极连接逻辑电路1 2，所述逻辑电路1 2根据所述电源电压VCC的大小控制PMOS管MPlOl的导通或断开，当所述电源电压VCC低于阈值电压时，所述逻辑电路102使PMOS管MPlOl导通；当所述电源电压VCC高于所述阈值电压时，所述逻辑电路102使PMOS管MPlOl断开。在由匪OS管MNlOl和PMOS管MPlOl并联形成的所述驱动管结构中，只有匪OS管MNlOl的栅极位于反馈环路中，匪OS管MNlOl做为主驱动管，PMOS管MPlOl直接受到逻辑电路102的控制，作为辅助驱动管。阈值电压一般设置为小于等于所需要LDO输出电压VPWR的稳定输出值，这样当电源电压VCC较低时，PMOS管MP1I导通，使LDO输出电压VPWR直接等于电源电压VCC的值;而当电源电压VCC较大时，单独采用NMOS管丽101控制LDO输出电压VPWR的输出。
[0004]NMOS管丽101的漏极和PMOS管MPlOl的源极都连接电源电压VCC，匪OS管丽101的源极和PMOS管MP1I的漏极都作为LDO输出电压VPWR的输出端。
[0005 ] 电容Cl OI连接在NMOS管MNl OI的源极和地之间。
[0006]NMOS管MNlOl的衬底电极和源极连接在一起，PMOS管MPlOl的衬底电极和源极连接在一起。
[0007]由于驱动管可以选择匪OS管或PMOS管实现，而匪OS管一般采用native匪OS管，native匪OS管为阈值电压接近于OV的匪OS管。为了同时说明匪OS管和PMOS管的衬底电极和源极连接所带来的问题，图1中同时显示了 NMOS管和PMOS管。
[0008]在sim卡等成卡测试中，由于某些测试机台原因，会在芯片电源电压VCC到地之间产生毛刺，在电源电压VCC的毛刺处，电源电压VCC以纳秒量级的时间从电源电压VCC的正常工作时的值下降到O伏、接着以纳秒量级的时间从O伏上升到电源电压VCC的正常工作时的值，图1中显示了一个电源电压VCC的毛刺，毛刺的下降时间和上升时间都是5ns，毛刺总的时间宽度为10ns。现有LDO电路应用于sim卡等芯片时，电源电压的毛刺会使LDO输出电压VPWR迅速下降，使得芯片不能正常工作，现在毛刺使LDO输出电压VPWR迅速下降说明如下:
[0009]对于匪OS管MNlOl:—般N型native驱动管即native NMOS管为减小体效应，会把N型native驱动管做在独立的深N阱(DNWELL)中，DNWELL接最高电位即电源电压VCC，N型native驱动管的衬底(SUB) —般由形成于深N阱中的P阱(PWELL)组成，衬底电极和源极接在一起连接LDO输出电压VPWR，当电源电压VCC快速下降到O电位时，S卩DNWELL电位下降为O，N型NATIVE驱动管的SUB为PWELL，电位为LDO输出电压VPWR，这样PWELL和DNWELL就形成了正偏的二极管DI，这时LDO输出端的电荷会被快速泄放，从而使LDO输出电压VPWR快速下降，导致芯片不能正常工作。
[0010]对于PMOS管MP11:正常工作时，P型驱动管即PMOS管MP1I的SUB为N阱(NWELL)，接电源电压VCC电位。当电源电压VCC快速下降到O电位时，S卩PMOS管MP1I的漏极和SUB形成正偏的二极管，LDO输出端的电荷被快速泄放，同样会使LDO输出电压VPWR快速下降，导致芯片不能正常工作。
[0011]由上可知，无论驱动管是匪OS管还是PMOS管，现有的衬底电极结构都会在电源电压VCC在产生毛刺时通过和衬底电极相关的寄生二极管对LDO输出端的电荷进行快速泄放，从而使LDO输出电压VPWR快速下降，导致芯片不能正常工作。
【发明内容】
[0012]本发明所要解决的技术问题是提供一种LDO电路，能够抗电源电压的毛刺干扰、能够在电源电压产生毛刺时使LDO输出电压保持稳定。
[0013]为解决上述技术问题，本发明提供LDO电路包括:LDO主体电路和衬底选择电路。
[0014]所述LDO主体电路包括差分放大器、驱动管和串联电阻;所述差分放大器的第一输入端连接参考电压、第二输入端连接反馈电压、输出端连接到所述驱动管的栅极。
[0015]所述驱动管由MOS晶体管组成，所述驱动管的第一源漏电极连接电源电压，所述串联电阻连接在所述驱动管的第二源漏电极和地之间，由所述驱动管的第二源漏电极输出LDO输出电压，所述串联电阻的对所述LDO输出电压分压后得到所述反馈电压。
[0016]所述驱动管的衬底电极连接所述衬底选择电路的输出端，所述衬底选择电路的输入端连接所述电源电压和所述LDO输出电压；当所述电源电压正常工作时，所述衬底选择电路提供第一电压到所述驱动管的衬底电极，所述第一电压和所述电源电压的差使所述驱动管的第一源漏电极和衬底电极之间的寄生PN结二极管截止；当所述电源电压出现毛刺时，所述电源电压会降低，所述衬底选择电路提供第二电压到所述驱动管的衬底电极，所述第二电压和毛刺处降低了的所述电源电压的差使所述驱动管的第一源漏电极和衬底电极之间的寄生PN结二极管截止，使所述LDO输出电压在毛刺出现时不会下降。
[0017]进一步的改进是，所述驱动管包括一第一匪OS管，所述第一源漏电极为所述第一NMOS管的漏极，所述第二源漏电极为所述第一 NMOS管的源极;所述驱动管的栅极为所述第一 NMOS管的栅极。
[0018]所述衬底选择电路包括第二 NMOS管和第三NMOS管。
[0019]所述第二匪OS管的漏极和所述第三NMOS管的栅极都连接所述电源电压，所述第三NMOS管的漏极和所述第二 NMOS管的栅极都连接所述所述LDO输出电压。
[0020 ]所述第二 NMOS管的衬底电极和所述第三NMOS管的衬底电极都接地。
[0021 ]所述第二匪OS管的源极和所述第三匪OS管的源极都连接所述第一匪OS管的衬底电极。
[0022]进一步的改进是，所述第一匪OS管、所述第二NMOS管和所述第三NMOS管都采用native NMOS管。
[0023]进一步的改进是，所述驱动管包括一第一PMOS管，所述第一源漏电极为所述第一PMOS管的源极，所述第二源漏电极为所述第一 PMOS管的漏极;所述驱动管的栅极为所述第一 PMOS管的栅极。
[0024]所述衬底选择电路包括第二 PMOS管和第三PMOS管。
[0025]所述第二PMOS管的源极和所述第三PMOS管的栅极都连接所述电源电压，所述第三PMOS管的源极和所述第二 PMOS管的栅极都连接所述所述LDO输出电压。
[0026]所述第二PMOS管的衬底电极和漏极以及所述第三匪OS管的衬底电极和漏极都连接所述第一 PMOS管的衬底电极。
[0027]进一步的改进是，所述驱动管还包括一第一PMOS管，所述第一 NMOS管为主驱动管，所述第一 PMOS管为辅助驱动管，所述第一 PMOS管的源极连接所述第一源漏电极，所述第一PMOS管的漏极连接所述第二源漏电极。
[0028]所述衬底选择电路还包括第二 PMOS管和第三PMOS管；
[0029]所述第二PMOS管的源极和所述第三PMOS管的栅极都连接所述电源电压，所述第三PMOS管的源极和所述第二 PMOS管的栅极都连接所述所述LDO输出电压；
[0030]所述第二PMOS管的衬底电极和漏极以