一种用于电机控制的微控制器的制造方法
【技术领域】
[0001]本实用新型涉及一种电机控制技术领域，尤其涉及一种用于电机方波控制的微控制器。
【背景技术】
[0002]近些年来永磁同步电机(PMSM)与无刷直流电机(BLDC)广泛应用于工业系统、电动车、无人机、空调、风机等各种领域，而在该类电机的控制系统中其主控芯片主要有DSP、FPGA、MCU、ASIC四类。由于MCU芯片具有软件可编程、开发容易、控制灵活、成本低等优点，因此被广泛应用于PMSM与BLDC的控制系统中。根据调查数据显示，2013年全球电机控制MCU芯片的市场规模达到100亿美元，预计今后2年还会以10%的速度增长。根据应用领域不同，BLDC基于MCU芯片的控制方案有方波控制方案与磁场定向(FOC)算法控制方案，不同的控制方案所需要的芯片资源有所不同。PMSM的控制方案主要采用的是磁场定向控制(FOC)算法。
[0003]在目前的电机控制领域，用户在电机控制系统中所选用的MCU、DSP等主控芯片主要由国外各大半导体厂商提供。这些半导体厂商提供的芯片不仅可以应用在电机控制领域，还可以用在家用电器、电表、LED控制等各领域，由于应用领域的广泛导致芯片内部的资源过于丰富，芯片成本增加。并且这些半导体厂商提供的芯片没有针对电机控制的应用做特定的优化，用户使用起来不方便。
[0004]有鉴于此，现有技术亟需要一种针对电机控制的高精度、多任务的微控制器。【实用新型内容】
[0005]为了克服现有技术中存在的缺陷，本实用新型提供一种针对电机控制的高精度、多任务以及高实时性的微控制器。
[0006]为了实现上述实用新型目的，本实用新型公开一种用于电机方波控制的微控制器，其特征在于，包括:一处理器，一存储单元、一时钟生成单元、一数学协处理器、一可编程模拟放大器、一模数转换器、电机控制单元、一模拟比较器单元以及总线单元，该处理器、存储单元、时钟生成单元、数学协处理器、可编程模拟放大器、模数转换器、电机控制单元以及该模拟比较器单元均通过该总线单元连接。
[0007]更进一步地，该数学协处理器用于执行除法运算，该数学协处理器包括一除法器运算模块，该除法器运算模块的时钟频率是该处理器的时钟频率的2倍。
[0008]更进一步地，该模拟比较器单元包括三个比较器，所述三个比较器的输入输出响应时间小于100ns。模拟比较器单元的输入与该电机的三相线圈连接，该模拟比较器的输出与所述电机控制单元的不互补的3路PWM波同步。
[0009]更进一步地，在PWM波的高电平或高电平的中点处，模拟比较器单元的输出结果有效。
[0010]更进一步地，该可编程模拟放大器用于对该电机的三相逆变桥中对地的母线小信号电压进行放大，该放大后的母线小信号电压经该比较器单元比较后实现过流检测。
[0011]更进一步地，该总线单元包括一高速总线以及一低速总线，该高速总线与低速总线通过一桥接器连接。
[0012]更进一步地，该处理器、存储单元、时钟生成单元、数学协处理器与该高速总线连接，该可编程模拟放大器、电机控制单元、比较器单元以及该模数转换器通过该低速总线连接。
[0013]更进一步地，该电机控制单元用于产生带死区的6路PWM波。
[0014]更进一步地，该比较器单元检测该电机的三相线圈反电动势电压的过零点来获取6路PWM波换相的位置信息。
[0015]与现有技术相比较，本实用新型的优点在于:
[0016]第一、本芯片中的MATH协处理器实现32位除法的运算速度是现有芯片软件实现该类运算的100倍，更快的运算速度可使芯片的控制实时性更好、响应速度更快，同时由于CPU不参与上述运算(现有芯片的除法运算是用户开发软件程序由CPU执行运算来完成的)，它可以在MATH运算时执行其他的功能，这又使得MCU芯片可以处理更多的任务。因此，使用本实用新型所提供的MCU芯片的电机运转过程更加平稳、因此噪音更低；并且更快地对外部的控制信号作出实时的做出响应变化。
[0017]第二、在MATH协处理器的实现方案中，其除法器内核的时钟PCLK的频率可以为寄存器接口时钟HCLK的频率的2倍，这个关于时钟的创新可使的MATH协处理器的运算速度更快。
[0018]第三、集成三个高速的模拟比较器，并且三个模拟比较器可以与PWM波同步，可以有效降低电机三相线圈电压信号的杂波影响，获取准确的换相位置信息。
[0019]第四、可编程模拟放大器可用来检测电机控制系统中的三相逆变桥的母线小信号电压，从而实现对三相逆变桥的过流检测。
[0020]第五、本实用新型所提供的技术方案除了用作电机控制MCU芯片，还可以用在智能照明系统中的LED调光调色，由于芯片的时钟频率高，PWM具有16位精度，因此用该芯片可以使LED的光谱范围更加广泛，并且LED的灯光抖动更小。
【附图说明】
[0021]关于本实用新型的优点与精神可以通过以下的实用新型详述及所附图式得到进一步的了解。
[0022]图1是本实用新型所提供的电机控制MCU芯片的结构框图；
[0023]图2是本实用新型所提供的电机控制MCU芯片的MATH模块的结构示意图；
[0024]图3是本实用新型所提供的电机控制MCU芯片的比较器的结构示意图；
[0025]图4是本实用新型所提供的电机控制MCU芯片的比较器模块的同步比较示意图；
[0026]图5是本实用新型MCU芯片的模拟比较器模块用于电机方波控制方案的连接示意图。
【具体实施方式】
[0027]下面结合附图详细说明本实用新型的具体实施例。
[0028]本实用新型的目的在于提供一种尤其适用于电机方波控制方案的MCU芯片，该芯片具有更尚的控制精度、更尚的控制实时性、控制算法对芯片CPU的运彳丁占用率更低从而使芯片CPU的多任务处理能力增强。
[0029]该MCU芯片包括:一种用于电机控制的微控制器，其特征在于，包括:一处理器，一存储单元、一时钟生成单元、一数学协处理器、一可编程模拟放大器、一模数转换器、电机控制单元、一模拟比较器单元以及总线单元，处理器、存储单元、时钟生成单元、数学协处理器、可编程模拟放大器、模数转换器、电机控制单元以及模拟比较器单元均通过所述总线单元连接。
[0030]以下将结合图1至图3对本实用新型所提供的电机控制MCU芯片进行详细的说明。如图1所示，芯片的内部资源包括:一 32位的ARM Cortex-MO内核(Cortex-MO) I ;一FLASH程序存储器(FLASH) 2 FLASH程序存储器控制器(Flash Controler) 3 ;— RAM数据存储器(RAM)4 ;—系统时钟生成单元(Cl0ck_gen)5 ; —数学协处理器(MATH)6 ; —看门狗定时器(Watch Dog Timer) 7 ；一电机控制单元(MCM) 8 ；一 3个通用定时器(Timerl/2/3) 9 ；一高速模数转换器(ADC) 24 ;—高速模数转换器控制器(ADC Controler) 16 ;一普通的单端输入可编程模拟放大器(PGA)1 ; —高速模拟比较器单元(COMP) 12 ; —串行通信单元(I2C) 13 ;一串行通信单元(UART) 14 ;一串行通信单元(SPI) 15 ;一 AMBA总线APB桥接器(APB Bridge) 17 ;— 4 组 GP1 口(GP1 P0-P3) 18，共 32 个；一温度传感器(TemperatureSensor) 27 ；一芯片引脚控制单元(PAD Control) 26 ；一上电复位(POR)与低电压复位(LVR)单元25 ;一线性稳压单元(LD0 2.5V-5.5V) 23 ;一内部低频RC时钟振荡器(LRC) 20 ;一内部高频RC时钟振荡器(HRC)21、一外部晶体时钟生成单元(OSC) 22 ;—高频时钟锁相环(PLL)19。
[0031]本实用新型以32位的ARM Cortex-MO内核作为处理器I加以说明，但是本领域普通技术人员应该知道，基于本实用新型所公开的思想，该技术方案并不局限于32位处理器。32位MCU芯片是一颗基于AMBA总线设计的系统芯片，芯片内部的所有数字IP都是挂接在 AMBA(Advanced Microcontroller Bus Architecture)总线之上。
[0032]AHB (高速)总线与APB (低速)总线通过桥接器APB-Bridgel7相连。内部高频RC时钟振荡器(HRC) 21和外部晶体时钟生成单元(OSC) 22的输出与高频锁相环(PLL) 19相连，它们的输出送给PLL19进行倍频。本实施例中，HRC21的输出频率为8MHz，精度高达1%, 0SC22为外部8-24MHZ的晶振输入。
[0033]高频锁相环(PLL) 19用于对来自HRC或OSC的时钟信号进行倍频，高频锁相环(PLL) 19的输出送向时钟生成单元(Cl0ck_gen)。本实施例中，高频锁相环(PLL) 19的输出频率最低为48MHz，最高可达120MHz，倍频系数通过寄存器可选，例如PLL的输入为8MHz，倍频系数选择为8，则高频锁相环(PLL) 19的输出时钟频率为64MHz。
[0034]内部低频RC时钟振荡器(LRC) 20为看门狗定时器时钟的时钟源，输出送向时钟生成单元(Clock_gen)5。本实施例中，LRC的时钟频率为32KHz。
[0035]系统时钟生成单元(Clock_gen)5用于根据PLL19的输出时钟产生芯片的主时钟HCLK、外设时钟PCLK，根据LRC20的输出产生看门狗时钟WDTCLK，并根据HCLK与PCLK产生其他各外设模块的工作时钟。系统时钟生成单元(Cl0ck_gen) 5挂接在AHB总线上。
[0036]数学协处理器(MATH)6用于执行32位的有符号或无符号数的除法运算。MATH的运算内核PCLK的时钟频率可以选择为接口时钟HCLK的频率的2倍。本实施例中，一个32位除法的运算周期为16个PCLK (8个HCLK)，运算结束后产生结果中断且结果有效标志位置位。数学协处理器(MATH)挂接在AHB总线上。
[0037]如图2所示，图2是数学协处理器(MATH)6的结构示意图。该数学协处理器6包括一 DIV(除法)运算内核61和一接口模块。该接口模块包括DIV寄存器62、全局寄存器63。其中全局寄存器63为整个MATH的控制寄存器，存放对应的控制数据，DIV寄存器62用于存放除数、被除数、商、余数等除法运算数据。
[0038]看门狗定时器7 (Watch Dog Timer)用于作为芯片正常工作时的一个保护模块。若用户使用看门狗定时器7，当芯片正常工作时，程序会定时的对看门狗计数器进行清零，若系统出现故障或程序跑