一种高电源抑制比的带隙基准电压源的制作方法
【技术领域】
[0001]本实用新型涉及一种电压基准源技术，特别涉及一种高电源抑制比的带隙基准电压源，本实用新型属于集成电路领域。
【背景技术】
[0002]在模拟和数模混合电路设计中，基准电压源能为系统提供一个稳定的基准电压，电路的其他模块如ADC、DAC等都对基准电压模块的稳定性有苛刻的要求。因此，一个设计良好的基准电压源非常有必要。而带隙基准电压源因能产生出与电源电压和温度变化关系小的基准电压，成为目前广泛使用的基准电压源。
[0003]如图1所示，是传统带隙基准电压源的结构图。运算放大器OP通过控制左PMOS管Ml的栅极电压和右M2PM0S管的栅极电压，使左输入端X点和右输入端Y点的电位相等，于是工作在相同电流下的两个发射极面积不同的右双极型晶体管Ql和左双极型晶体管Q2会在电阻一 Rl上产生具有正温度系数的基极-发射极电压差dVbe，dVbe以比例(1+电阻二R2/电阻三R3)放大后与具有负温度系数的Vbel相加，可产生出温度系数接近于零的基准电压Vbg。
[0004]但上述带隙基准电压源电源抑制比不高，这容易受到来自同一块芯片上的数字部分电路引入的噪声影响，很难满足其他高精度模块对基准电压稳定性的要求。
【实用新型内容】
[0005]本实用新型的目的在于克服现有技术带隙基准电压源电源抑制比低的缺点与不足，提供一种高电源抑制比的带隙基准电压源。
[0006]本实用新型的目的通过下述技术方案实现:一种高电源抑制比的带隙基准电压源，包括:带隙基准核心电路、前置稳压电路、转换电路、电压比较电路和启动电路；启动电路的输出端与带隙基准核心电路中的运算放大器的偏置支路相连，启动电路在上电时为带隙基准核心电路提供偏置电流，保证电路进入工作状态；前置稳压电路的输出端与带隙基准核心电路的供电输入端相连，前置稳压电路为带隙基准核心电路提供预调节电压VDDL供电；电压比较电路的比较电压输入端与隙基准核心电路的输出端VBG相连，电压比较电路的输出端与转换电路输入端相连，转换电路的输出端与前置稳压电路的输出控制端相连，电压比较电路通过将带隙基准核心电路的输出与参考电压比较后控制转换电路选择前置稳压电路输出的预调节电压VDDL或电源电压VDD为带隙基准核心电路供电，即:电压比较电路通过判断带隙基准核心电路的输出状态控制转换电路选择带前置稳压电路输出的预调节电压VDDL或电源电压VDD为带隙基准核心电路供电；带隙基准核心电路的输出端输出带隙基准电压。
[0007]作为优选，所述的带隙基准核心电路包括第一 PMOS管P101、第二 PMOS管P102、第三PMOS管P103、第四PMOS管P104、第五PMOS管P105、第六PMOS管P106、第七PMOS管P107、第八 PMOS 管 P108、第^^一 PMOS 管 P111、第十二 PMOS 管 P112、第一 NMOS 管 N101、第二NMOS 管 N102、第三 NMOS 管 N103、第四 NMOS 管 N104、第五 NMOS 管 N105、第六 NMOS 管 N106、第七NMOS管N107、第八NMOS管N108、第一电阻R11、第二电阻R12、第三电阻R13、第一 PNP晶体管Qll和第二 PNP晶体管Q12 ;所述第一 PMOS管PlOl的源极、第二 PMOS管P102的源极、第三PMOS管P103的源极、第四PMOS管P104的源极、第五PMOS管P105的源极、第六PMOS管P106的源极、第七PMOS管P107的源极和第八PMOS管P108的源极均连接预调节电压VDDL，第一 PMOS管PlOl和第二 PMOS管P102共源共栅连接，第三电阻R13的一端接第一PMOS管PlOl的漏极，第三电阻R13的另一端接第一 PNP晶体管Qll的发射极，第二电阻R12的一端接第二PMOS管P102的漏极，第二电阻R12的另一端与第一电阻RlI的一端连接，第一电阻Rll的另一端接第二 PNP晶体管Q12的发射极，第一 PNP晶体管Qll的基极、第一PNP晶体管Qll的集电极、第二 PNP晶体管Q12的基极和第二 PNP晶体管Q12的集电极均接地，第七PMOS管P107和第八PMOS管P108共源共栅连接，第七PMOS管P107的栅极和第七PMOS管P107的漏极短接，第七PMOS管P107的漏极接第五NMOS管N105的漏极，第八PMOS管P108的漏极接第六NMOS管N106的漏极，第五NMOS管N105的源极接第七NMOS管N107的漏极，第六NMOS管N106的源极接第八NMOS管N108的漏极，第五NMOS管N105的栅极与第六NMOS管N106的栅极相接，第七NMOS管N107的栅极与第八NMOS管N108的栅极相接，第七NMOS管N107的源极与第八NMOS管N108的源极均接地，第i^一 PMOS管Plll的栅极接第二电阻R12与第一电阻Rll之间，第^^一 PMOS管Plll的漏极接第七NMOS管N107的漏极，第十二 PMOS管Pl 12的栅极接第一 PNP晶体管Qll的发射极，第十二 PMOS管Pl 12的漏极接第八NMOS管N108的漏极，第^^一 PMOS管Plll的源极与第十二 PMOS管Pl 12的源极相接并接第六PMOS管P106的漏极，第八PMOS管P108的漏极连接第一 PMOS管PlOl的栅极与第二 PMOS管P102的栅极，第三PMOS管P103的栅极接第二 PMOS管P102的栅极，第三PMOS管P103的漏极与第一 NMOS管NlOl的漏极相接，第一 NMOS管NlOl的栅极与第一NMOS管NlOl的漏极短接，第一 NMOS管的NlOl的栅极与第二 NMOS管N102的栅极相接，第二NMOS管N102的漏极接第四PMOS管P104的漏极，第四PMOS管P104的栅极与第四PMOS管P104的漏极短接并与第六PMOS管P106的栅极相接，第四PMOS管P104的栅极与第五PMOS管P105的栅极相接，第五PMOS管P105的漏极接第三NMOS管N103的漏极，第三NMOS管N103的栅极接第五NMOS管N105的栅极，第三NMOS管N103的源极接第四NMOS管N104的漏极，第三NMOS管N103的栅极与第三NMOS管N103的漏极短接，第四NMOS管N104的栅极与第四NMOS管N104漏极短接，第四NMOS管N104的栅极接第七NMOS管N107的栅极，第一 NMOS管NlOl的源极、第二 NMOS管N102的源极和第四NMOS管N104的源极均接地。
[0008]作为优选，所述的前置稳压电路包括第十三PMOS管P201、第十四PMOS管P202、第十五PMOS管P203、第十六PMOS管P204、第十七PMOS管P205、第十八PMOS管P206、第二 ^^一PMOS 管 P209、第二十二 PMOS 管 P210、第九 NMOS 管 N201、第十 NMOS 管 N202、第^^一 NMOS 管N203、第十二 NMOS管N204、第十三NMOS管N205、第十四NMOS管N206、第十五NMOS管N207、第四电阻R21和第五电阻R22 ;所述第十三PMOS管P201的源极、第十四PMOS管P202的源极、第十五PMOS管P203的源极、第十六PMOS管P204的源极、第十七PMOS管P205的源极和第十八PMOS管P206的源极均接电源电压VDD，第十七PMOS管P205和第十八PMOS管P206共源共栅连接，第十七PMOS管P205的栅极和第十七PMOS管P205的漏极短接，第十七PMOS管P205的漏极接第十二 NMOS管N204的漏极，第十八PMOS管P206的漏极接第十三NMOS管N205的漏极，第十二 NMOS管N204的源极接第十四NMOS管N206的漏极，第十三NMOS管N205的源极接第十五NMOS管N207的漏极，第十二 NMOS管N204的栅极与第十三NMOS管N205的栅极相接，第十四NMOS管N206的栅极与第十五NMOS管N207的栅极相接，第十四NMOS管N206的源极与第十五NMOS管N207的源极均接地，第二^^一 PMOS管P209的栅极接第四电阻R21与第五电阻R22之间，第二^^一 PMOS管P209的漏极接第十四NMOS管N206的漏极，第二十二 PMOS管P210的栅极接带隙基准电压的输出端VBG，第二十二 PMOS管P210的漏极接第十五NMOS管N207的漏极，第二^^一 PMOS管P209的源极与第二十二 PMOS管P210的源极相接并接第十五PMOS管P203的漏极，第十六PMOS管P204的栅极接第十八PMOS管P206的漏极，第四电阻R21的一端与第五电阻R22的一端连接，第十六PMOS管P204的漏极接第四电阻R21的另一端，第五电阻R22的另一端接地，第十三PMOS管P201和第十四PMOS管P202共源共栅连接，第十三PMOS管P201的栅极和第十三PMOS管P201的漏极短接，第十三PMOS管P201的漏极接第九NMOS管N201的漏极，第九NMOS管N201的栅极接第一 NMOS管NlOl的栅极，第九NMOS管N201的源极接地，第十四PMOS管P202的漏极接第十NMOS管N202的漏极，第十NMOS管N202的栅极接第十二 NMOS管N204的栅极，第十NMOS管N202的栅极和第十NMOS管N202的漏极短接，第十NMOS管N202的源极接第i^一 NMOS管N203的漏极，第i^一 NMOS管N203的栅极接第十四NMOS管N206的栅极，第^^一 NMOS管N20