一种基于uart接口的波形发生应用ip核的制作方法
【技术领域】
[0001]本实用新型属于FPGA架构系统的应用IP核技术领域，具体涉及一种基于UART接口的波形发生应用IP核。
【背景技术】
[0002]FPGA作为一种可编程逻辑器件，由于其处理数据速度快、配置灵活，经常被首选为各种系统设计中的核心处理器。对于广大使用FPGA来开发产品的用户来说，要想缩短产品研发时间，尽快实现产品所需功能以及尽最大可能的节约FPGA的板上资源，使用已有的专用功能IP核已成为一种必然的趋势，如果研发人员从底层一点点的敲击代码来完成整个系统的设计，这样不仅会浪费大量研发的时间，产品的推出时间会被严重滞后，而且对FPGA的板上资源也是一种浪费。在测量、通信领域，往往需要用到一些特定的波形信号源来完成系统设计或者实现某种功能，而且在有些特定情况下，工程人员希望能够对发生的波形信号进行实时控制与调试以满足设计要求，UART接口是一种标准的串行通信接口，其广泛应用在数据通信、计算机网络以及分布式工业系统的数据交换与通信中，通过UART接口来完成所需波形信号的在线调试与发生，可以达到简化工作的目的。因此，将UART接口和波形发生功能模块结合在一起做成IP核，提供给研发人员或工程人员使用具有很强的实际意义。
【发明内容】
[0003]根据以上现有技术的不足，本实用新型所要解决的技术问题是提出一种基于UART接口的波形发生应用IP核，通过将UART数据处理器和波形发生模块改装成应用IP核，解决了波形信号实时控制过程中调试复杂、所需时间长的问题，本实用新型具有能够产生阈值范围内任意频率与任意相位的正弦波、锯齿波和三角波；任意频率、任意相位与任意占空比的PWM波；以及调试出特定频率，占空比的SPWM波的优点。
[0004]为了解决上述技术问题，本实用新型采用的技术方案为:一种基于UART接口的波形发生应用IP核，所述波形发生应用IP核包括UART接口、FIFO缓冲单元、UART数据处理器、波形发生模块、逻辑控制顶层和输出接口，UART接口的输入端接收来自PC端上位机的命令数据包，UART接口的输出端连接FIFO缓冲单元，FIFO缓冲单元的输出端连接UART数据处理器的输入端，UART数据处理器的输出端连接波形发生模块的输入端，逻辑控制顶层与UART数据处理器和波形发生模块相连接，波形发生模块的输出端连接输出接口，波形发生模块通过输出接口产生所需的波形。
[0005]上述波形发生应用IP核中，所述UART数据处理器包括UART控制器、信号检测器、数据比较器、波特率发生器、移位寄存器和ROM命令参数表，信号检测器的输入端连接FIFO缓冲单元，实时监测输入信号的信号检测器连接UART控制器，数据比较器连接UART控制器并根据UART控制器的指令比较数据，波特率发生器的输入端连接UART控制器并根据UART控制器的指令产生波特率时钟，波特率发生器的输出端连接移位寄存器，移位寄存器连接UART控制器和FIFO缓冲单元，ROM命令参数表连接数据比较器和UART控制器。所述UART数据处理器还包括RAM缓存器，RAM缓存器连接数据比较器和UART控制器用以存放UART控制器接收的命令数据包，数据比较器在UART控制器的指令下对ROM命令参数表与RAM缓存器里的命令数据包进行比较。所述UART数据处理器还包括数据寄存器，数据寄存器的输入端连接数据比较器用以暂存数据比较器输出的有效数据包，数据寄存器的输出端连接波形发生模块。所述UART数据处理器还包括总线选择器和奇偶校验器，总线选择器和奇偶校验器分别连接在UART控制器上，奇偶校验器的输入端连接总线选择器用以检查奇偶校验器接收数据的奇偶校验位。所述UART数据处理器还包括记录串行数据发送或者接收数目的计数器，计数器的输入端连接波特率发生器，计数器的输出端连接UART控制器并通知UART控制器当前的计数值。上述波形发生应用IP核中，所述波形发生模块包括DDS控制器、波形选择器、相位寄存器、数据缓冲分配器、ROM波形表和波形数据分配器，波形选择器连接DDS控制器，数据缓冲分配器接收UART数据处理器中的有效数据包并对有效数据包中的命令参数进行拆分处理，数据缓冲分配器的输出端连接DDS控制器，数据缓冲分配器的输出端连接相位寄存器，相位寄存器的输出端连接波形选择器，ROM波形表连接DDS控制器和波形选择器，波形数据分配器同时连接ROM波形表和DDS控制器，波形数据分配器的输出端连接输出接口。所述命令参数包括波形控制字、相位控制字和频率控制字，频率控制字不断累加并存于相位寄存器中，相位寄存器溢出的值与相位控制字相加并输入到波形选择器中，波形控制字输入到波形选择器中。所述ROM波形表包括正弦波查询表、锯齿波查询表与三角波查询表，ROM波形表输出波形数据到波形数据分配器，波形发生模块还包括比较器，比较器连接在波形数据分配器和输出接口之间，波形数据分配器通过比较器连接输出接口，同时波形数据分配器直接连接输出接口。所述波形发生模块还包括PWM发生器，PWM发生器的输入端连接DDS控制器，PWM发生器的输出端连接输出接口，PWM发生器包括PWM数据分配器、初始相位寄存器、占空比寄存器、频率字寄存器、PWM计数器和死区控制器，PWM发生器接收的信息经过PWM数据分配器、初始相位寄存器、占空比寄存器、频率字寄存器、PWM计数器和死区控制器的处理输出PWM数据。
[0006]本实用新型有益效果是:本实用新型以FPGA架构系统为基础，实现带UART接口的波形发生应用IP核的设计，其硬件设计灵活、配置操作简单、可移植性强，通过在波形发生功能基础上添加UART接口，使得用户可以实时控制波形的发生，以及完成发生波形的在线调试，这样使得本实用新型使用起来很方便，从而大大降低了用户的工作量，通过将UART接口和波形发生功能封装成IP核，使得用户在使用FPGA开发产品或实现某种设计时可以直接使用该IP核完成设计，这样就能够极大的减小FPGA的资源浪费以及给用户开发或设计带来方便。
【附图说明】
[0007]下面对本说明书附图所表达的内容及图中的标记作简要说明:
[0008]图1是本实用新型的【具体实施方式】的系统框图；
[0009]图2是本实用新型的【具体实施方式】的UART数据处理器原理框图；
[0010]图3是本实用新型的【具体实施方式】的波形发生模块原理框图；
[0011]图4是本实用新型的【具体实施方式】的PWM发生器原理框图；
[0012]图5是本实用新型的【具体实施方式】的UART接口与输出接口的Verilog语言描述示意图；
[0013]图6是本实用新型的【具体实施方式】的命令数据包格式示意图；
[0014]图7是本实用新型的【具体实施方式】的构建方法流程框图。
【具体实施方式】
[0015]下面对照附图，通过对实施例的描述，本实用新型的【具体实施方式】如所涉及的各构件的形状、构造、各部分之间的相互位置及连接关系、各部分的作用及工作原理、制造工艺及操作使用方法等，作进一步详细的说明，以帮助本领域技术人员对本实用新型的发明构思、技术方案有更完整、准确和深入的理解。
[0016]如图1至图6所示，一种基于UART接口的波形发生应用IP核，波形发生应用IP核包括UART接口、FIF0缓冲单元、UART数据处理器、波形发生模块、逻辑控制顶层和输出接口，UART接口的输入端接收来自PC端上位机的命令数据包，UART接口的输出端连接FIFO缓冲单元，FIFO缓冲单元的输出端连接UART数据处理器的输入端，UART数据处理器的输出端连接波形发生模块的输入端，逻辑控制顶层与UART数据处理器和波形发生模块相连接，波形发生模块的输出端连接输出接口。UART接口接收来自PC端上位机的命令数据包，传输给FIFO缓冲单元，FIFO缓冲单元将命令数据包传输给UART数据处理器进行处理，处理后的命令数据包传输给波形发生模块，所述波形发生模块通过连接的输出接口输出所需产生的波形。
[0017]如图2所示，UART数据处理器包括UART控制器、信号检测器、数据比较器、波特率发生器、移位寄存器、ROM命令参数表、RAM缓存器、数据寄存器、总线选择器、奇偶校验器和计数器，信号检测器的输入端连接FIFO缓冲单元，实时监测输入信号的信号检测器连接UART控制器，数据比较器连接UART控制器并根据UART控制器的指令比较数据，波特率发生器的输入端连接UART控制器并根据UART控制器的指令产生波特率时钟，波特率发生器的输出端连接移位寄存器，移位寄存器连接UART控制器和FIFO缓冲单元，移位寄存器的输出端连接波特率发生器，ROM命令参数表连接数据比较器和UART控制器。信号检测器实时监测输入信号，若发现新数据立即通知UART控制器，波特率发生器在UART控制器的