设置基于I/O带宽的处理器频率层的装置和方法与流程

设置基于I/O带宽的处理器频率层的装置和方法发明领域本发明的实施例涉及一计算机系统。具体地，本发明的实施例涉及一种管理处理器互连的频率以当处理器核处于空闲状态时使跨越互连上的通信延时最小化的方法和系统。相关技术计算机处理器可包括多个用于执行指令的核和一组其他组件，这些组件能够使处理核高效执行指令并传输数据至该计算机系统的其他组件。计算机处理器工作在特定频率或频率范围内，该特定频率或频率范围取决于处理器内的时钟信号。在许多计算机系统中，有效功耗在该计算机系统的运行中是重要考虑因素。当处理器的核不处于活动状态(即，执行指令)时，该处理器时钟的频率可被降低以节省功率，因为计算机处理器在更低频率下运行所需的能量小于在高频率时运行所需的能量。在一些计算机系统中存在多个计算机处理器，每个计算机处理器都有用于执行指令的独立核集合。这些计算机处理器可以通过诸如快速路径互连(QPI)、超传输或类似通信链路之类的通信链路来进行相互通信。所述快速路径互连是作为示例而非限定性。计算机处理器也与一组存储设备和外围设备进行通信。与存储设备和外围设备的通信可通过诸如快速外围组件互连(PCIe)(由PCI特别兴趣小组所定义)总线之类的分立总线，PCIe总线用于与外围设备进行通信。这些外围设备除了与每个处理器通信之外还可与存储设备进行通信。存储设备和外围设备可连接至一组相互通信的处理器中的特定处理器。这些处理器可以是在同一个主板上或分布在诸个分立装置上。这些处理器可访问主要附在其他处理器上的存储器和外围设备。在这些处理器或外围设备相互通信或与存储设备通信的情况下，该通信可遍历具备已减少频率(由于核的闲置)的处理器。由于该已减少频率影响处理器的互连和通信端口，工作在已减少频率的处理器的通信被减慢。附图说明本发明在各附图中是作为示例而非作为限定示出的，在附图中相同的附图标记指代相同的元素。应当指出，本公开文本中的不同引用“一”或“一个”实施例并不一定指同一个实施例，并且这样的引用指至少一个实施例。此外，当一个特定的特征、结构或特点结合一个实施例进行说明时，应当认为结合其他不论是否明确说明的实施例来实现这些特征、结构或特点是属于本领域技术人员的知识范围内的。图1是具有单个计算机处理器的计算机系统实施例的图示。图2是具有多个计算机处理器的计算机系统实施例的图示。图3是在计算机系统内的功率控制单元的实施例的图示。图4是用于管理最小化处理器互连频率的功率控制单元的过程实施例的流程图。具体说明在下面的说明中将陈述许多具体细节。然而，应当理解本发明的实施例可以在没有这些具体细节的情况下进行实践。在其他示例中并没有详细示出众所周知的电路、结构和技术，以免模糊对本发明的理解。在下面的说明和权利要求中，均可使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语并不旨在作为彼此的同义词。“耦合”用于表示两个或多个可以是或不是直接物理接触或电接触的元件进行相互协作或交互。“连接”用于表示两个或多个相互耦合的元件之间的通信建立。图1是结合有功率控制单元的实施例的计算机系统的图示，该功率控制单元用于管理最小化处理器互连频率。计算机系统100包括除了该计算机系统其他组件之外的一组存储设备103、处理器101和一组外围设备125。此处的“一组”是指任何正整数数量的物品，包括一个物品。为清楚起见，省略该计算机系统的其他常规组件，以免模糊本发明实施例的相关方面。本领域技术人员应理解，该计算机系统可包含其他组件或多于此处已说明组件的特定组件，并且涉及示例说明性实施例的原理和结构也适用于这些其他实施例。存储设备103可以是任何类型的动态或静态随机存取存储器(RAM)或用于在处理器101及由处理器101执行的操作系统的指示下存储数据和指令的类似存储设备。存储设备103可包括任何数量的存储设备和任何大小的存储设备。存储设备103可以由处理器101访问，且其他组件(尤其是互连109和处理器101的通信端口)可通过处理器101来访问该存储设备。计算机处理器101可以是任何类型的多核处理器，诸如双核或四核处理器。计算机处理器101可包括一组子组件，包含存储器控制器107、一组核105、互连109、高速缓存111、输入/输出模块113、QPI模块123、功率控制单元115和类似子组件。核105执行从存储设备103或在计算机系统100内的类似地点获取的一组指令。任何数量的核105可以存在于处理器101中。这些核105可独立工作或根据操作系统指示与另一个核协同工作，以运行应用程序并为计算机系统100的用户执行类似操作。存储器控制器107管理处理器101和存储设备103之间的通信。存储器控制器107可经由一专用存储总线或与计算机系统100的其他组件共享的总线与存储设备103进行通信。存储器控制器107可以根据处理器101的指示而检索存储在存储设备103中的数据并且将数据写入存储设备103。该存储器控制器还可助于代表其他计算机系统组件进行从存储设备103的数据检索或至存储设备的数据写入。不论何种情况，该核或其他组件通过处理器101的互连109与存储器控制器107进行通信。处理器101的高速缓存111为核105提供快速工作存储器，以使用在执行指令以存储即将被执行的指令并且存储由这些指令和核105所操纵的数据。高速缓存111可由核105共享或可受特定核105控制。高速缓存111可具备任何容量或组织。高速缓存111可由核105通过互连109访问。存储器控制器107和其他通信端口也可以写入至高速缓存111或从高速缓存111读取。除存储器控制器107之外，处理器101还可包括额外的通信端口用以使处理器101与其他处理器及计算机系统100的其他组件交换数据。该额外的通信端口可包括一组输入/输出模块113、QPI模块123或类似的处理器间通信端口或其他类型的通信端口。该I/O模块113可以使处理器101与一组外围设备125交换数据。这组外围设备125可通过附于通信端口113的总线来与处理器101进行通信。任何数量的通信端口可包括在处理器101内，用以独立地或协作地与这组外围设备125通信。在一个示例实施例中，总线是快速外围设备互连(PCIe)总线121。通行端口还可包括用于与本地(即，在计算机系统100内)或远程(即，在计算机系统100之外)的其他处理器进行通信的通信端口。这些通信端口能够使处理器101与其他处理器交换数据以及与连接至这些其他处理器的存储器或外围设备交换数据。在一个示例实施例中，通信端口是一个快速路径互连(QPI)模块123或类似协议模块。处理器101可支持任何数量的用于与其他处理器交换数据的通信端口。在一个实施例中，处理器101包括功率控制单元(PCU)115。该PCU管理处理器101和相关组件的功率配置。功率控制单元115可独立运行或与操作系统结合运行以管理处理器101和相关组件的功率配置。在一个实施例中，功率控制单元115包括频率层模块117。该频率层模块117与处理器的端口通信来监控跨越处理器101的数据话务。跨越处理器101的数据话务可以由核105的活动或计算机系统100的其他组件以及计算机系统100之外的组件的活动来驱动。例如，外围设备125可利用存储设备103来存储数据，并且外围设备125和存储设备103之间的数据话务经由相应的通信端口和处理器101的内部互连109而通过处理器101。由PCU115控制的功率管理的许多方面之一就是处理器101在运行和执行指令时的频率或时钟速度。根据操作系统指示的PCU115可降低处理器101频率或时钟速度，来响应操作系统进入诸如挂起状态之类的节能模式。处理器101的频率或时钟速度可影响处理器101的所有组件，包括通信端口和处理器互连109。数据对处理器101的遍历是由通信端口和互连109以与该处理器频率或时钟速度有关的速率来进行处理的。这会对处理器101上外围设备125之间的数据交换造成瓶颈，其中通信端口和互连会引起数据交换过程中的延时，该延时超出了横跨处理器101的数据处理的正常时序。结果，计算机系统的性能受到不利影响，因为当处理器101处于低功率模式时外部组件125和其他处理器在横跨处理器101的数据交换过程中经历了额...