三维集成阻变存储器的热效应评估及降低热串扰的方法与流程

本发明属于微电子器件及存储器技术领域，尤其涉及一种三维集成阻变存储器的器件结构、热效应评估方法及降低热串扰的方法。

背景技术：

阻变存储器(rram)是以材料的电阻可在高低阻态间实现可逆转换为基础，其基本结构主要有两种：金属-绝缘体-半导体(m-i-s)和金属-绝缘体-金属(m-i-m)。阻变存储器由于结构简单，与常规cmos工艺兼容性好、写操作电流小、功耗低、与逻辑工艺兼容并具有三维(3d)堆叠海量存储的能力等优点，受到了工业界和学术界的广泛关注，已经有多家研究机构和公司投入力量开展研究。为满足具有更大的数据存储密度和更快的获取信息能力，当前国际上对于rram未来发展方向的定位是：超高密度存储，而3d集成技术是实现超高密度存储的必然选择。

三维阻变存储器交叉(crossbar)阵列，是未来非挥发存储器集成技术最具竞争力的候选之一。为了与超高集成密度的三维nand型flash存储器进行竞争，需要深层次地理解操作过程中的各种物理效应。一般来说，rram器件的三维集成中，需要在rram器件上串联一个选通器件(selectivedevice)单元，以抑制阵列集成中的漏电流，1d1r结构(d：表示二极管，r表示阻变器件)由于编程/擦除操作的简便性，以及工艺制作上的方便，在三维集成阵列中具有很大的应用潜力。1d1r型的阻变存储单元一般呈现单极性阻变特性(也即置位(set)操作和复位(reset)操作在同一个电压极性下)，并且reset过程由焦耳热效应主导。为了推动1d1r三维集成阵列投入实用，需要对器件单元的热导效应，电导效应进行细致的研究。由于阵列集成中，字线/位线通常都具有极高的热导率，热串扰效应是rram器件三维交叉阵列集成中需要考虑的关键问题之一。

对于rram器件的焦耳热效应，已经有过很多报道，但目前所有的工作都是在单个rram器件水平上，并没有考虑阵列集成中的二极 管选通单元。另外，由于实验测量阻变存储器三维集成中的热效应难度大，目前常规的热分析手段难以胜任，因此关于三维阻变存储器的热效应及热扰串的研究鲜有报道，相关的技术手段还有待于深入的研究。

技术实现要素：

由上所述，本发明的目的在于针对目前三维集成阻变存储器的热效应及热扰串研究的不足，本发明主要目的在于提供一种评估三维集成阻变存储器的热效应及改善热扰串的方法。

为此，本发明提供了一种方法，用于3drram阵列的热效应评估及降低热串扰，包括步骤：

步骤1，通过3d傅立叶热传导方程计算阵列中温度分布；

步骤2，选择热传输模式；

步骤3，选择合适的阵列结构；

步骤4，分析阵列中编程器件位置对于温度的影响；

步骤5，分析阵列中热串扰效应；

步骤6，评估热效应及热串扰；

步骤7，根据评估结果改变阵列结构或修改操作参数以降低热串扰。

其中，步骤1中3d傅立叶热传导方程为

其中kth表示热导,t表示温度,c表示热容,ρ表示材料质量密度,t表示时间,σ表示材料的电导；优选地，材料的电导随温度变化，如以下公式(2)所示，

式(2)中，α表示电阻温度系数，σ0表示室温t0下的电阻率；进一步优选地，阵列顶部和底部的字线(wl)或位线(bl)具有理想的散热封装结构，阵列顶部和底部温度在计算中保持室温为t0，如公式(3)所示：

其中，热传输模式为(i)热量在同一层器件之间通过隔离介质 材料传递，或(ii)在不同层rram器件之间沿竖直方向传递。

其中，阵列结构为由1个rram与1个二极管构成的器件单元所构成的3d阵列，其中(i)一个单元中的rram与相邻单元中的二极管通过位线/字线连接，或者(ii)一个单元中的二极管与相邻单元中的二极管通过位线/字线连接。

其中，步骤5中，利用步骤1所述的公式，并使用rram器件导电细丝、二极管、字线/位线的物理参数的集合进行三维集成阻变器件热效应的分析，其中物理参数选自以下组合的任一个或组合：半径，厚度，热导，热容，室温下参考电导率，宽度，复位电压，室温。

其中，步骤6中基于存储器件的arrhenius定律采用瞬态温度对器件中的热效应及热串扰的影响进行衡量。

其中，步骤7包括，减小复位电流，或者采用循环恢复技术；优选地，循环恢复技术包括在rram阵列cr次的循环操作后，对阵列中所有的低阻态器件进行擦除，然后进行再编程操作；进一步优选地，保证cr次操作之后，退化的被串扰rram器件电阻值仍能进行高低阻态的区分。

依照本发明的方法，根据3drram阵列热传输模式分析了器件位置对温度的影响，评估了热效应和热串扰，并根据评估结果选择合适的阵列结构以及操作参数，有效提高了器件的热稳定性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1示出了本发明提供的三维集成交叉阵列中可能的热传导路径(白色箭头)示意图。

图2示出了可能存在的三维集成阻变存储器器件结构示意图，其中(a)为阻变存储单元与二极管通过位线/字线(wl/bl)相连的crossbar阵列结构，(b)为二极管与二极管经位线/字线(wl/bl)相连的crossbar阵列结构，(c)为单个器件单元由一个阻变存储单元(rram)和一个二极管(diode)串联组成的1d1r(d表示二极管，r表示一个阻变存储单元)结构。

图3示出了本发明计算三维集成阻变存储器热效应所使用的两种“最坏情况”的结构示意图，其中被串扰器件(标号d222)处于在阵列中 心位置，被其他编程操作的器件包围。

图4示出了本发明测试和模拟所得rram低阻态retention特性的arrhenius曲线(所测器件为ni细丝类型的阻变器件)以及热串扰情况下被串扰rram器件retention性能的评估。

图5示出了本发明中3×3×3阵列中的温度变化图，其中(a)、(b)、(c)分别对第一层、第二层和第三层中的rram器件进行编程操作，编程器件与绿色二极管单元(导通状态)相连。

图6示出了本发明中编程rram器件中最高温度随时间的变化。层1-层3与图5中的(a)-(c)相对应。

图7示出了本发明中获得的两种不同编程方式的温度分布随时间的变化，其中被串扰器件(标号d222)在阵列中心位置，被其他编程操作的器件包围，reset操作过程中，电压施加在与rram器件单元相连的电极上，保持另外一端电极接地。

图8示出了本发明中被串扰rram器件导电细丝区域最高温度随时间变化的模拟结果，案例1和案例2曲线分别对应于图3中(a)和(b)两种情况。

图9示出了本发明中计算所得t＝50ns时刻被串扰rram器件的最高温度随ireset的变化。

图10为依照本发明方法的示意性流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效降低3drram阵列热串扰效应的方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

该方法包括以下步骤：

步骤1：通过三维傅里叶热传导方程计算集成阵列中的温度分布

rram三维集成阵列中温度的分布可以采用各种热传导模型及其对应的方程来描述，但是基于精确度考虑，最优地通过公式(1)所示的三维傅里叶热传导方程进行描述：

式(1)中，kth表示热导,t表示温度,c表示热容,ρ表示材料质量密度,t表示时间,σ表示材料的电导。而材料的电导一般会随温度变化，可以用公式(2)表示为，

式(2)中，α表示电阻温度系数，σ0表示室温t0下的电阻率，阵列顶部和底部的字线(wl)或位线(bl)假设具有理想的散热封装结构，在计算中保持室温为t0，如公式(3)所示：

本发明中为了准确的计算出器件的温度效应，电导模拟中采用三维电阻网络模型，计算理论基于欧姆定律和基尔霍夫方程。

通常难以精确地计算整个器件阵列的热分布，但是可以针对阵列的局部(例如在晶圆上虚设单元中制造的测试结构)，选取阵列中某些特征化区域(特定的器件结构)，通过试验测量值(局部区域温度或热成像谱线等)与理论计算值之间的关系修正后续过程，例如通过试验数据反馈修改以提高精确度、改变未来设计的实际阵列结构等。

步骤2：考虑三维集成阻变器件中热的传输模式

图1示出了三维集成rramcrossbar阵列中几种可能的热传导路径(白色箭头所示)。单个rram器件产热，热量可以在同一层的器件之间通过隔离介质材料传递，也可以在不同层rram器件之间沿竖直方向传递，或者在相邻单元之间传递。此外rram器件的字线位线一般具有较高的导热能力，字线位线的热传导作用同样会十分显著。具体的，通过对器件结构的分析，特别是基于不同热传输模式对应的热分布以及后续相应的热串扰影响，设定(也即在下一批次rram阵列制造中选用)合适的热传输模式及其对应的rram与二极管的叠置结构。

步骤3：选择合适的三维集成阵列

根据热传输模型计算(或模拟)当前器件(rram阵列)相应的 热分布，选择合适的阵列结构以用于后续热串扰的评估。并且后续可以根据评估结果，反馈修改下一批次产品设计中阵列结构。

具体的，选出可能存在的器件结构示意图，一种是阻变存储单元与二极管通过位线/字线(wl/bl)相连(如图2(a)所示)的crossbar阵列结构，另一种是二极管与二极管经位线/字线(wl/bl)相连(如图2(b)所示)的crossbar阵列结构。单个器件单元由一个阻变存储单元(rram)和一个二极管(diode)串联组成，如图2(c)所示的1d1r(d表示二极管，r表示一个阻变存储单元)。

步骤4：分析三维集成阻变器件中编程器件位置对温度的影响

基于步骤2所示的热传导路径，结合步骤1中的公式可以计算出三维集成阻变器件的热分布状况。当编程器件更接近于顶层或者底层边界时，产生的热量很容易导出，所以最终温度相对较低；当编程器件处于中间层的情况下，产生的热量较难传递出去，所以相应的温度比较高。这里只显示工作器件的位置，中间的某些位置如果是在工作模式下，其热传导方式主要也是按照图1的三种形式进行热传导，从而影响其他器件的影响。温度与器件距离顶部或底部的高度/路径长度具有一定的关系，虽然难以采用具体函数关系(也即给出完整的方程)，但是可以通过针对局部结构的多次试验测试与理论计算值进行拟合。

三维集成阻变存储器的热效应计算所得的结果如图5及图6所示。图5为编程器件位于集成阵列的不同层的情况下，系统的温度分布变化。图6为编程rram器件的最高温度随时间的变化。可以看出，编程器件所在的位置不同，产生的温度也有很大的差异(最高温度相差大约50k)。因引，当编程器件更接近于顶层或者底层边界时，产生的热量很容易导出(如模型描述部分所述，假定集成阵列具有理想的封装散热条件，上下边界维持室温)，所以最终温度相对较低；当编程器件处于中间层的情况下，产生的热量较难传递出去，所以相应的温度比较高。本发明中仅仅讨论了3×3×3层堆叠集成的情况，在高密度三维集成中，竖直方向上的堆叠层数可达几十层，这种温度差异会更加明显。

步骤5：分析三维集成阻变器件中的热串扰效应

三维集成阻变器件中，由于字线/位线具有很高的热导率，编程器件reset过程中产生焦耳热，温度将升高，而周围未被编程的器件温 度也会被动升高，这就是所谓的热串扰现象。热串扰会恶化被串扰器件的阻态保持特性。为了研究热串扰现象对器件性能的影响，本发明采用如图3所示的编程模型：即周围多个rram器件同时编程操作。在这种编程模式下，编程的器件对所包围的阻变器件热串扰作用最强。

选择图3(a)的结构建立一个3×3×3的crossbar结构的rram。器件的特征尺寸为200nm至30nm。然后利用步骤1所述的公式及方法，并使用表一列出的基本物理参数进行三维集成阻变器件热效应的分析。其中，值得特别注意的是，器件尺寸对于温度分布具有明显的影响，例如器件尺寸减小会导致温度分布发生显著变化(例如增大，平方或立方地增大，指数增大等)。

表一模拟计算所用物理参数

表中r为半径，h为厚度，kth表示热导，c为热容，σ0表示室温 下的参考电导率，w表示宽度，下标cf，diode和line分别代表导电细丝(cf)，二极管(diode)和字线/位线(wl/bl)单元。v表示reset电压，t0为室温。表一中kth_diiode和σ0_diiode列出两个值，分别对应二极管正向导通状态和反向关断状态下的参数取值。

步骤6：评估热效应及热串扰

由于三维集成rram阵列中器件达到热稳态需要很长时间，超过一般rram器件的reset时间，因此本发明中采用瞬态温度对器件中的热效应及热串扰的影响进行衡量。

该方法基于存储器件的arrhenius定律。方法是假设单个1d1r单元的reset时间treset＝100ns。当t＝50ns时，三维集成rram中被串扰器件中的最高温度tp为523k和474k，如图4所示。温度通过arrhenius定律可以变换为对应的保持时间tretentiion(tretentiion∝e^(qea/ktp))，式中q表示单位电荷，ea表示激活能，k表示玻尔兹曼常数，tp表示温度)。因此，通过温度tp＝523k和tp＝474k情况下可以推导出来tretentiion为3.5×10⁴s和1.0×10⁶s。编程器件产生的热量会传递到被串扰的低阻态器件，这里假定不间断的编程/擦除操作相当于对被串扰rram器件以恒定温度tp进行持续加热，每次擦写操作中有效加热时间为treset－50ns。因此，图4中推算出来的两个低阻态保持时间tretentiion分别对应着tretentiion/(treset-50ns)，即是7.0×10¹¹和2.0×10¹³次连续编程/擦除操作(均为rram器件合理的循环次数)，在该时间段保持被串扰的rram器件不被编程。换言之，热串扰会影响被串扰器件的低阻态保持特性，在7.0×10¹¹和2.0×10¹³次连续的编程/擦除操作后，低阻态的被串扰rram器件会因为热串扰效应失效变为高阻态。set过程中由于电流非常小，因此对应的焦耳热作用可以忽略。

本发明为了研究热串扰现象对器件性能的影响，选取了如图3所示的两种“最坏情况”：也即周围多个rram器件同时编程操作，此时对所包围的阻变器件热串扰作用最强。为了实现不同层rram器件的并行编程/擦除操作，在使用的三维集成rramcrossbar结构中引入了公用字线/位线(sharedwl/bl)，如图3(b)所示。图中编程操作的rram器件与深色的二极管单元相连，不编程的器件与浅色二极管相连，不同的字线位线颜色(浅色加电压v，深色接地)可以看出相应的电压施加方式。

图8为图7所示两种最坏情况中被串扰rram器件导电细丝区域最高温度随时间的变化，案例1、案例2对应于图7(a)、(b)所示的两种情况。

步骤7：降低三维集成阻变器件中的热串扰效应方法

通过上述步骤1，2，3，4，5，6对于三维集成阻变存储器的热效应及热串扰的分析，本发明选用如图2(a)所示的器件结构示意图，既阻变存储单元与二极管通过位线/字线(wl/bl)相连(如图2(a)所示)的crossbar阵列结构可以明显器件内部的热积累，并结合以下两种方法能够显著的改善三维集成rram热串扰：

一种是通过减小rram器件的reset电流ireset的方法来有效降低热串扰效应的影响。

图9示出了所得t＝50ns时刻被串扰rram器件的最高温度随ireset的变化。当t＝50ns时刻，被串扰rram器件导电细丝的最高温度随ireset的变化，图中计算所选取的器件特征尺寸为30nm。随着ireset从1.7×10^-4a减小到1.0×10^-4a，被串扰rram器件中的温度显著下降。由步骤6的评估方法可知：串扰温度为406k的情况下，被串扰的rram器件可以承受住10¹⁶次的连续编程/擦除操作而不失效(图9中虚线所示)。1.0×10¹⁶也是现有计算机系统中dram类型器件的可操作次数标准，此时案例1-案例3相应的ireset分别为1.2×10^-5a，1.2×10^-5a和4.7×10^-6a，三者均为单极性rram器件合理的ireset取值。

另一种是采用一种循环复原(cycle-rehabilitate)技术。

为了进一步缩小特征尺寸，同时保证器件在热串扰影响下的可靠性，本例将采用了一种cycle-rehabilitate技术来改善热串扰：既在rram阵列cr次的循环操作(cycle)后(保证cr次操作之后，退化的被串扰rram器件电阻值仍能进行高低阻态的区分)，对阵列中所有的低阻态(lrs)器件进行擦除，然后进行再编程操作。采用这种方法，受热串扰影响阻态发生退化的lrs阻变器件的阻值可以通过再编程操作重新恢复(rehabilitate)到初始lrs，抵消了热串扰效应造成的阻态退化影响，进而可以继续推进rram阵列特征尺寸的微缩化。

依照本发明的方法，根据3drram阵列热传输模式分析了器件位置对温度的影响，评估了热效应和热串扰，并根据评估结果选择合 适的阵列结构以及操作参数，有效提高了器件的热稳定性。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。