存储系统的制作方法

本申请基于并要求2014年5月13日申请的日本专利申请第2014-099661号的优先权；该申请的全部内容以引用的方式并入本文中。

技术领域

本文所描述的实施例一般地涉及一种存储系统。

背景技术：

使用非易失性半导体存储器的存储系统(诸如存储卡)可将大量数据(诸如图像数据或语音数据)传输至主机及自主机接收大量数据(诸如图像数据或语音数据)。在这些应用中，需要在较短时间内读取或写入大量信息，即，需要使数据传输速度变高。常规地，主机及卡已由板布线或电缆连接，但由于布线或电缆的物理特性具有随速率变高而变大的影响，所以其变得难以实施。

引用列表

专利文献

[PTL 1]日本专利申请特许公开第2013-69019号

[PTL 2]日本专利申请特许公开第2007-79660号

附图说明

图1是展示根据第一实施例的存储系统的配置的图；

图2是展示第一实施例中的通信层结构的图；

图3是展示第一实施例中的物理层的启动(全双工模式)的图；

图4是展示第一实施例中的物理层的启动(非重叠型全双工模式)的图；

图5是展示第一实施例中的物理层的启动(半双工模式)的图；

图6是展示第一实施例中的分组的数据结构的图；

图7是展示第一实施例中的进入扩展模式的序列的图；

图8是展示第二实施例中的进入省电模式的序列及自所述省电模式返回的序列的图；

图9是展示第二实施例的修改例中的进入省电模式的序列及自省电模式返回的序列的图；

图10是展示第三实施例中的用于电力控制的配置的图；

图11是展示第四实施例中的存储系统(存储卡)的配置的图；

图12是展示第四实施例中的主机的卡槽的配置的图；

图13是展示第四实施例中的配置(其中存储系统(存储卡)安装于卡槽中)的图；

图14是展示第四实施例中的存储系统(存储卡)、主机及第二主机的拓扑的图；

图15是展示第四实施例的修改例中的主机的卡槽的配置的图；

图16是展示第四实施例的另一修改例中的配置(其中存储系统(存储卡)安装于卡槽中)的图；及

图17是展示第四实施例可应用于其的存储系统(存储卡)及主机的实例外观配置的图。

具体实施方式

一般而言，根据一实施例，提供一种存储系统，其包含供电端子、多个耦合器及控制单元。所述供电端子是用于连接至主机的供电线的端子。所述多个耦合器是用于分别电磁耦合至所述主机的耦合器的耦合器。所述控制单元能够根据自所述主机经由所述供电线及所述供电端子供应的供电电压的电平而在所述存储系统与所述主机之间经由所述多个耦合器建立彼此独立的接收通道及传输通道。

将在下文中参考附图而详细解释存储系统的例示性实施例。本发明不限于以下实施例。

(第一实施例)

将使用图1来描述根据第一实施例的存储系统1。图1是展示存储系统1的配置的图。

存储系统1具有非易失性存储器10且用作为主机100的外部存储介质。存储系统1可(例如)为：存储卡，其被配置以可附接至主机100及可自主机100拆卸；或嵌入式装置，其安装于主机100的外壳中。

存储系统1与主机100通信以根据自主机100接收的命令而将数据存储至非易失性存储器10中。此外，存储系统1自非易失性存储器10读取数据以传输至主机100，或根据自主机100接收的命令而将预定响应传输至主机100。就最简单配置而言，经由P2P(对等式)连接而使存储系统1与主机100之间通信。

存储系统1可将大量数据(诸如图像数据或语音数据)传输至主机100及自主机100接收大量数据(诸如图像数据或语音数据)。在这些应用中，需要在较短时间内读取或写入大量信息，即，需要使数据传输速度变高。即，存储系统1中的与主机100的通信接口需要较高速率。例如，在其中存储系统1是存储卡的情况下，寻求符合标准(诸如HS(高速)、UHS-I(UHS：超高速)或UHS-II)的较高速率。与这些标准兼容的通信接口是借助有线连接的接口。

如果有线连接用作存储系统1与主机100之间的通信连接的方法，则可归因于通信路径的物理特性的影响而发生透射波形的干扰，使得可发生通信速率受限。例如，可归因于布线材料的电特性及阻抗失配(其取决于连接器及印刷板的图案)而发生通信速率受限。或者，例如，对于高频范围，需要考虑抑制反射波的方式，且亦就此而言，可发生通信速率受限。

与此相比，考虑使用无线电波来实施无线电通信的情况作为存储系统1与主机100之间的通信连接的方法。就使用无线电波来不停产生载波而言，存在大量传输功率损耗。

相应地，在本实施例中，如图1中所展示，使存储系统1与主机100之间的P2P连接进行使用电磁耦合(其无需载波)而非无线电波的近场无线电通信。图1是展示存储系统1及主机100的配置的图。由于不太可能受通信路径的物理特性影响，所以可自近场无线电技术预期比有线连接的速率高的速率。此外，就近场无线电技术而言，由于通信距离较短且存储于归因于交流电的电磁感应的空间中的能量被返回，所以如果次级侧(接收侧)未消耗能量，则可容易地降低电力消耗。此外，能够借助经由耦合器(天线)的结构使电磁波具有方向性而节省电力。

具体言之，存储系统1具有非易失性存储器10、连接器20及控制单元30。连接器20具有多个耦合器21、22、供电端子23及接地端子24。主机100具有连接器120及控制单元130。连接器120具有多个耦合器121、122、供电端子123及接地端子124。

多个耦合器21、22是用于分别电磁耦合至主机100的耦合器的耦合器。如果存储系统1是存储卡，则当存储系统1安装(例如插入)于主机100中时，耦合器21、22分别电磁耦合至主机100的耦合器。如果存储系统1是嵌入式装置，则通过将存储系统1附接(安装)至主机100的母板(图中未展示)上而将耦合器21、22分别电磁耦合至主机100的耦合器。

例如，就图1而言，当存储系统1安装于主机100中时，耦合器(CC1)21被定位以面向耦合器(HC1)121，且耦合器(CC2)22被定位以面向耦合器(HC2)122。因此，耦合器(CC1)21电磁耦合至耦合器(HC1)121，且耦合器(CC2)22电磁耦合至耦合器(HC2)122。耦合器21、22、121、122均被配置以放大近电场分量且抑制远电场分量，以便在预定短距离内与耦合器通信。

此处，考虑其中存储系统1与主机100之间仅存在一个通信通道的情况。在此情况下，当存储系统1安装于主机100中时，控制通信方向。即，由于执行其中传输方向在存储系统1与主机100之间交替切换的半双工通信，所以在控制切换通信方向时发生处理的开销且因此可发生通信速率减小。

与此相比，在本实施例中，耦合器21、22、121、122被配置使得多组(多对)电磁耦合的耦合器之间的通信干扰受抑制。因此，可借助所述多组电磁耦合的耦合器而建立多个通信通道，且因此能够减少所述多个通信通道之间的干扰，因此容易使通信路径为全双工的。

例如，在连接器20中，耦合器(CC1)21及耦合器(CC2)22放置成彼此相距预定短距离或更大。在连接器120中，耦合器(HC1)121及耦合器(HC2)122放置成彼此相距预定短距离或更大。因此，能够容易地减少藉由电磁耦合而在耦合器(CC1)21与耦合器(HC1)121之间传送的电磁波与藉由电磁耦合而在耦合器(CC2)22与耦合器(HC2)122之间传送的电磁波之间的干扰。

例如，耦合器21、22均具有方向性，且耦合器121、122均具有方向性。当存储系统1安装于主机100中时，耦合器21、22均具有面向主机100的耦合器时所沿的方向的方向性。当存储系统1安装于主机100中时，耦合器121、122均具有面向存储系统1的耦合器时所沿的方向的方向性。因此，能够容易地减少藉由电磁耦合而在耦合器(CC1)21与耦合器(HC1)121之间传送的电磁波与藉由电磁耦合而在耦合器(CC2)22与耦合器(HC2)122之间传送的电磁波之间的干扰。

例如，使在耦合器(CC1)21与耦合器(HC1)121之间传送的电磁波(RF信号)的频率不同于在耦合器(CC2)22与耦合器(HC2)122之间传送的电磁波(RF信号)的频率。因此，能够容易地减少藉由电磁耦合而在耦合器(CC1)21与耦合器(HC1)121之间传送的电磁波与藉由电磁耦合而在耦合器(CC2)22与耦合器(HC2)122之间传送的电磁波之间的干扰。

应注意，将不同组的耦合器放置成彼此相距预定短距离或更大、使耦合器均具有方向性、及使每组耦合器的传送电磁波的频率不同中的任一者可应用于耦合器21、22、121、122，或它们中的两者或两者以上可组合应用于耦合器。

供电端子23是用于连接至主机100的供电线VL的端子。例如，就图1而言，当存储系统1安装于主机100中时，供电端子(VDD)23经由供电线VL而连接至供电端子(VDD)123。

接地端子24是用于连接至主机100的接地线GL的端子。例如，就图1而言，当存储系统1安装于主机100中时，接地端子(GND)24经由接地线GL而连接至接地端子(GND)124。

应注意，如果存储系统1是存储卡，则主机100的连接器120可进一步具有卡检测单元(CDT)125。当存储系统1安装于主机100中时，卡检测单元(CDT)125检测物理接触卡检测单元125的连接器20中的待接触部分25。当检测到物理接触卡检测单元125的连接器20中的待接触部分25时，卡检测单元(CDT)125改变检测信号CDT的电平(例如，自低(L)电平至高(H)电平)以输出所述信号。

控制单元30经由连接器20而与主机100通信，且根据来自主机100的命令执行各种控制或自主地执行各种控制。控制单元130经由连接器120而与存储系统1通信且将命令传输至存储系统1以控制存储系统1。控制单元130控制供应至存储系统1的供电电压的电平。控制单元30能够根据自主机100经由供电线VL及供电端子(VDD)23供应的供电电压的电平而在存储系统1与主机100之间经由耦合器21、22建立彼此独立的接收通道及传输通道。

例如，如果存储系统1是存储卡，则响应于由卡检测单元125检测到存储系统1安装于主机100中，控制单元130将待经由供电端子(VDD)123及供电线VL而供应至存储系统1的供电电压的电平自第一电平切换至第二电平。所述第一电平是(例如)L电平(GND电平)。所述第二电平高于所述第一电平且是(例如)H电平(例如3.3伏特)。即，由连接器120执行卡检测，且经由连接器120、20的供电端子123、23而将电力自主机100供应至存储系统1以开始无线电通信，且因此能够降低电力消耗。

如果存储系统1是嵌入式装置，则响应于发生需要存取存储系统1，控制单元130将待经由供电端子(VDD)123及供电线VL而供应至存储系统1的供电电压的电平自第一电平切换至第二电平。

控制单元30可操作以响应于将自主机100经由供电线VL及供电端子(VDD)23供应的供电电压的电平自第一电平切换至第二电平而建立物理层的通信通道。

控制单元30具有物理层接口31、上层接口32、通信控制单元33、主控制单元34、存储接口35、供电感知单元36及电力控制单元37。控制单元130具有物理层接口131、上层接口132、通信控制单元133、主控制单元134及供电控制单元136。

物理层接口31、131对物理层执行通信接口操作。物理层接口31、131将由耦合器接收的RF信号(物理层分组)转换成数字信息(物理层分组)以供应至上层接口32、132或通信控制单元33、133。此外，物理层接口31、131将自上层接口32、132或通信控制单元33、133供应的数字信息(物理层分组)转换成RF信号(物理层分组)以由耦合器传输。

物理层接口32、132对上层执行通信接口操作。上层接口32、132将自物理层接口31、131供应的数字信息(物理层分组)协议转换成待内部处理的数据(上层分组)以供应至通信控制单元33、133。此外，上层接口32、132将内部处理后的数据(上层分组)协议转换成待传输的数字信息(物理层分组)以供应至通信控制单元33、133。

通信控制单元33控制物理层接口31及上层接口32的通信操作。通信控制单元133控制物理层接口131及上层接口132的通信操作。主控制单元34总体上控制控制单元30的各部件。在主控制单元134的控制下，供电控制单元136控制待经由供电端子123及接地端子124而供应至存储系统1的供电电压的电平。供电感知单元36感知自主机100经由供电端子23及接地端子24供应的供电电压的电平。

例如，主控制单元34、134由处理器或其类似者组成；物理层接口31、131由处置处理器无法控制的频带的电路组成；及上层接口32、132由可由处理器的固件、及程序控制的电路组成。

通信控制单元133响应于检测到存储系统1安装于主机100中或响应于发生需要存取存储系统1而控制物理层接口131。例如，通信控制单元133使物理层接口131执行操作以响应于将供电电压的电平自第一电平(例如L电平)切换至第二电平(例如H电平)而建立物理层的通信通道。当建立物理层的通信通道时，通信控制单元133控制上层接口132执行操作以建立上层的通信通道。

通信控制单元33根据由供电感知单元36感知的供电电压的电平而控制物理层接口31。例如，通信控制单元33使物理层接口31执行操作以响应于将供电电压的电平自第一电平(例如L电平)切换至第二电平(例如H电平)而建立物理层的通信通道。当建立物理层的通信通道时，通信控制单元33控制上层接口32执行操作以建立上层的通信通道。

电力控制单元37根据由供电感知单元36感知的供电电压的电平而执行存储系统1中的电力控制的操作。

存储接口35响应于来自主控制单元34的请求而存取非易失性存储器10。例如，存储接口35响应于写入请求而将数据写入至非易失性存储器10中及响应于读取请求而自非易失性存储器10读取数据。

接着，将使用图2来描述建立通信通道。图2是展示通信层结构的图。当通信通道由多个层形成时，图2展示其中将通信通道大致分成两个层的概念图。在图2中，将通信通道分成物理层及另一层(上层)。上层包含(例如)连接层及协议转换层。

在以下四个步骤中执行在主机100与存储系统1之间建立通信路径。物理层(物理层接口)交换物理层分组以确认能够形成通信路径(S1)。物理层(物理层接口)使用两侧(传输侧与接收侧)之间的适当选择(能力)而建立物理层的通信路径CP1(S2)。上层(上层接口)经由通信路径CP1而交换上层分组以确定分组规格、协议规格及其类似者(S3)。上层(上层接口)建立上层的通信路径CP2(S4)。其后，传输侧及接收侧上的上层(上层接口)能够交换分组以彼此通信。

接着，将使用图3至图7来描述建立物理层的通信路径CP1(S1、S2)的细节。图3是展示确认在启动物理层时通信路径是否能够在全双工模式中操作的程序的图。图4是展示确认在启动物理层时通信路径是否能够在非重叠型全双工模式中操作的程序的图。图5是展示确认在启动物理层时通信路径是否能够在半双工模式中操作的程序的图。图6是展示分组的实例性数据结构的图。图7是展示进入扩展模式的序列的图。当不存在正常分组时，通信通道填充有同步符号及闲置符号，但其自图3至图5及图7省略以便不被展示。

主机100与存储系统1之间的第一分组交换是确认主机100及存储系统1的各自通信接口是否能够在当前模式中正确操作的序列。根据此确认的结果，主机100使主机100与存储系统1之间的连接依全双工模式(图3)至非重叠型全双工模式(图4)至半双工模式(图5)的顺序逐步重试(S1)。各重试可为一次执行或多次执行。

执行全双工模式的重试，如图3中所展示。在图3中，彼此电磁耦合的耦合器(HC1)121及耦合器(CC1)21的通信通道由CCH1表示，且彼此电磁耦合的耦合器(HC2)122及耦合器(CC2)22的通信通道由CCH2表示。

如果存储系统1是存储卡，则在时点t1之前的时段期间，在控制单元30中，通信电路(接收电路Rx、传输电路Tx)未消耗电力，这是因为：与存储系统1未安装于主机100中相一致，通信电路处于断电状态中。通信电路(接收电路Rx、传输电路Tx)包含耦合器21、22及物理层接口31。

如果存储系统1是存储卡，则在时点t1时，控制单元130响应于卡检测单元125的检测信号CDT自L电平改变至H电平而检测到存储系统1安装于主机100中。应注意，时点t1可开始于主机系统可使用的另一事件而非卡检测之后。

如果存储系统1是存储卡，则在时点t2时，控制单元130响应于检测到存储系统1安装于主机100中而将待供应至存储系统1的供电电压(VDD)的电平自第一电平V1(例如L电平)改变至第二电平V2(例如H电平)。第二电平高于第一电平V1。例如，供电控制单元136使电压调节器(参阅图10)操作以将电力供应至通信电路(耦合器121、122)。此外，供电控制单元136经由供电端子(VDD)123及供电线VL而将第二电平V2的供电电压供应至供电端子(VDD)23。

应注意，在其中存储系统1是嵌入式装置的情况下，可省略图3中的检测信号CDT。在此情况下，在时点t2时，控制单元130响应于发生需要主机100存取存储系统1而将待供应至存储系统1的供电电压(VDD)的电平自第一电平V1(例如L电平)改变至第二电平V2(例如H电平)。

在时点t3时，控制单元30响应于自主机100供应的供电电压的电平自第一电平V1改变至第二电平V2而接通通信电路(接收电路Rx、传输电路Tx)以便处于等待来自主机100的通信的状态中。

在自时点t4至t5的时段期间，主机100的控制单元130经由通信通道CCH1而将主机基本信息HBI传输至存储系统1的控制单元30。存储系统1的控制单元30经由通信通道CCH1而自主机100的控制单元130接收主机基本信息HBI。

主机基本信息HBI是与主机100的能力有关的信息。主机基本信息HBI包含(例如)标头、主机ID、所有0、FD(全双工)能力、重叠型能力(重叠型或非重叠型)及CRC(循环冗余校验)码，如图6中所展示。所述标头包含指示主机基本信息HBI的开头的起始位、指示此分组是主机基本信息HBI的信息、及其类似者。所述主机ID是用于识别主机100的信息。所述所有0指示：所有位是0，这是因为存储系统1的ID是未知的。所述FD(全双工)能力是指示全双工通信是否可行的信息，且(例如)如果全双工通信是可行的，则所述FD能力为1，及如果全双工通信是不可行的(半双工通信是可行的)，则所述FD能力为0。如果全双工通信是重叠型，则重叠型能力为1，及如果全双工通信是非重叠型，则重叠型能力为0。所述CRC(循环冗余检验)码是用于执行错误检测的编码。

在图3中所展示的时点t5时，控制单元130完成传输主机基本信息HBI。控制单元30完成接收主机基本信息HBI。

在图3中所展示的自时点t5至t6的时段期间，存储系统1的控制单元30使用包含于主机基本信息HBI中的CRC码来执行CRC校验(错误检测)。当CRC是正确的(CRC校验成功)时，存储系统1确认主机基本信息HBI的内容。如果检测到包含于主机基本信息HBI中的FD(全双工)能力为1(全双工通信是可行的)且重叠型能力为1(重叠型)，则存储系统1在重叠型全双工模式(参阅见图3)中执行操作确认。相比而言，如果检测到FD(全双工)能力为1(全双工通信是可行的)且重叠型能力为0(非重叠型)，则存储系统1在非重叠型全双工模式(参阅图4)中执行操作确认且无需经历重叠型全双工模式中的操作确认。

如果检测到包含于主机基本信息HBI中的FD(全双工)能力为0(全双工通信是不可行的)，则控制单元30执行半双工模式(参阅图5)的重试(其是第三步骤的重试)且无需经历非重叠型全双工模式(参阅图4)的重试(其是第二步骤的重试)。

在图3中所展示的自时点t6至t7的时段期间，存储系统1的控制单元30响应于CRC校验的成功(主机基本信息HBI被正确接收)而经由通信通道CCH2将存储系统基本信息MBI传输至主机100的控制单元130。主机100的控制单元130经由通信通道CCH2而自存储系统1的控制单元30接收存储系统基本信息MBI。

应注意，如果在CRC校验中失败(检测到错误)，则存储系统1的控制单元30不作响应。

存储系统基本信息MBI是与存储系统1的能力有关的信息。存储系统基本信息MBI包含(例如)标头、主机ID、存储系统ID、存储系统能力及优先级、及CRC(循环冗余检验)码，如图6中所展示。所述标头包含指示存储系统基本信息MBI的开头的起始标记、指示此分组的类型是存储系统基本信息MBI的信息、及其类似者。所述主机ID是用于识别主机100的信息。所述存储系统ID是用于识别存储系统1的信息。所述存储系统能力及优先级包含指示与存储系统1的通信相关的能力(例如通信速率、通信频率及通信协议)的信息、指示它们的优先级的信息(所述能力中的哪一个应被优先处理)、及其类似者。所述CRC(循环冗余检验)码是用于执行错误检测的编码。

在图3中所展示的自时点t5至t8的时段期间，在主机100的控制单元130经由通信通道CCH2而接收存储系统基本信息MBI的同时，主机100的控制单元130经由通信通道CCH1而将测试符号TS传输至存储系统1的控制单元30。在存储系统1的控制单元30经由通信通道CCH1而自主机100的控制单元130接收测试符号TS的同时，存储系统1的控制单元30经由通信通道CCH2而将存储系统基本信息MBI传输至主机100的控制单元130。

由此，主机100的控制单元130检查通信通道CCH1、CCH2之间的相互干扰。控制单元130继续发送测试符号TS，直至其完成接收存储系统基本信息MBI。使用可藉由电磁波及电磁感应而产生影响的具有突然及急剧变化的模式作为测试符号TS。当检测到完成接收存储系统基本信息MBI(在时点t7时)时，控制单元130停止输出测试符号TS(t8)。

在时点t7之后，主机100的控制单元130立即判定存储系统基本信息MBI是否已被正确接收。例如，主机100的控制单元130使用包含于所接收的存储系统基本信息MBI中的CRC码来执行CRC校验。当CRC校验成功时，主机100的控制单元130能够判定存储系统基本信息MBI已被正确接收。当CRC校验失败(检测到错误)时，主机100的控制单元130能够判定存储系统基本信息MBI尚未被正确接收。

应注意，尽管图中未展示，但同样地，当自主机100接收分组时，存储系统1可发送测试符号TS，使得相反方向的干扰可被检查。在图3的实例中，执行一个方向的干扰检查。

如果存储系统基本信息MBI已被正确接收，则主机100的控制单元130采用重叠型全双工通信以进行自此点向前的通信(使用通信通道CCH1作为传输通道且使用通信通道CCH2作为接收通道)。如果在完成传输存储系统基本信息MBI之后的预定时段内尚未自主机100接收另一重试的请求，则存储系统1的控制单元30采用重叠型全双工通信以进行自此点向前的通信(使用通信通道CCH1作为接收通道且使用通信通道CCH2作为传输通道)(S2)。

接着，主机100的控制单元130根据需要继续进行图7A中所展示的时点t31之后的序列。

如果存储系统基本信息MBI尚未被正确接收，则主机100的控制单元130判定存在相互干扰且执行非重叠型全双工模式的重试(其是第二步骤的重试)。

执行非重叠型全双工模式的重试，如图4中所展示。在全双工模式及非重叠类型中设定主机基本信息HBI的能力。在非重叠型全双工模式中，主机100的控制单元130未传输测试符号TS。

即，在自时点t14至t15的时段期间，经由通信通道CCH1而将主机基本信息HBI自主机100的控制单元130传输至存储系统1的控制单元30。在自时点t16至t17的时段期间，经由通信通道CCH2而将存储系统基本信息MBI自存储系统1的控制单元30传输至主机100的控制单元130。此时，未传输测试符号TS。

在时点t17之后，主机100的控制单元130立即判定存储系统基本信息MBI是否已被正确接收。例如，主机100的控制单元130使用包含于所接收的存储系统基本信息MBI中的CRC码来执行CRC校验。当CRC校验成功时，主机100的控制单元130能够判定存储系统基本信息MBI已被正确接收。当CRC校验失败时，主机100的控制单元130能够判定存储系统基本信息MBI尚未被正确接收。

如果存储系统基本信息MBI已被正确接收，则主机100的控制单元130采用非重叠型全双工通信以进行自此点向前的通信(使用通信通道CCH1作为传输通道且使用通信通道CCH2作为接收通道)。如果在完成传输存储系统基本信息MBI之后的预定时段内尚未自主机100接收另一重试的请求，则存储系统1的控制单元30采用非重叠型全双工通信以进行自此点向前的通信(使用通信通道CCH1作为接收通道且使用通信通道CCH2作为传输通道)(S2)。

尽管自此点向前，多个通信通道CCH1、CCH2用于全双工模式中，但控制被执行使得传输分组及接收分组在时间上不重叠。即，其是使用多个通信通道CCH1、CCH2的非重叠型全双工通信。非重叠型全双工通信的通信效率可低于能够进行同时并行传输及接收的全双工通信(参阅图3)的通信效率，但优于半双工通信的通信效率，这是因为不存在与切换方向相关联的开销。

接着，主机100的控制单元130根据需要继续进行图7中所展示的时点t31之后的序列。

如果存储系统基本信息MBI尚未被正确接收，则主机100的控制单元130判定通信通道CCH2中存在故障且执行半双工模式的重试(其是第三步骤的重试)。

执行半双工模式的重试，如图5中所展示。在半双工模式中设定主机基本信息HBI的能力。在半双工模式中，切断通信通道CCH2。由此，能够节省通信电路的一个通道的电力消耗。尽管图5绘示其中使用通信通道CCH1且切断通信通道CCH2的情况，但可使用通信通道CCH2且切断通信通道CCH1。

在自时点t24至t25的时段期间，经由通信通道CCH1而将主机基本信息HBI自主机100的控制单元130传输至存储系统1的控制单元30。在自时点t25至t26的时段期间，在主机100的控制单元130及存储系统1的控制单元30的每一者中执行将通信通道CCH1的通信方向自主机100至存储系统1的方向切换至存储系统1至主机100的方向的控制。在自时点t26至t27的时段期间，经由通信通道CCH1而将存储系统基本信息MBI自存储系统1的控制单元30传输至主机100的控制单元130。

在时点t27之后，主机100的控制单元130立即判定存储系统基本信息MBI是否已被正确接收。例如，主机100的控制单元130使用包含于所接收的存储系统基本信息MBI中的CRC码来执行CRC校验。当CRC校验成功时，主机100的控制单元130能够判定存储系统基本信息MBI已被正确接收。当CRC校验失败时，主机100的控制单元130能够判定存储系统基本信息MBI尚未被正确接收。

如果存储系统基本信息MBI已被正确接收，则主机100的控制单元130采用半双工通信以进行自此点向前的通信(使用通信通道CCH1作为传输/接收两用通道)。如果在完成传输存储系统基本信息MBI之后的预定时段内尚未自主机100接收另一重试的请求，则存储系统1的控制单元30采用半双工通信以进行自此点向前的通信(使用通信通道CCH1作为接收及传输两用通道)(S2)。

接着，主机100的控制单元130根据需要继续进行图7B中所展示的时点t31之后的序列。

如果存储系统基本信息MBI尚未被正确接收(或错误信息ERR被接收)，则主机100的控制单元130判定通信通道CCH1中存在故障且显示错误讯息。

当在启动时在分组交换中发生错误时，如果传输错误分组，则很可能无法接收该错误分组，且因此可进行实例实施方式，其中如果发生分组错误，则无响应返回直至通信被建立，且其中在建立通信路径之后，返回错误分组ERR(参阅图6)。

应注意，存储系统1可被配置使得存储系统1能够在主机100中安装成面向第一方向且亦可在主机100中安装成面向与所述第一方向相反的第二方向。当存储系统1在主机100中安装成面向第一方向时，存储系统1被定位使得耦合器(CC1)21与耦合器(HC1)121相对且耦合器(CC2)22与耦合器(HC2)122相对。一对耦合器(HC1)121及耦合器(CC1)21形成通信通道CCH1(存储系统1的接收通道)，且一对耦合器(HC2)122及耦合器(CC2)22形成通信通道CCH2(存储系统1的传输通道)。当存储系统1在主机100中安装成面向第二方向时，存储系统1被定位使得耦合器(CC1)21与耦合器(HC2)122相对且耦合器(CC2)22与耦合器(HC1)121相对。一对耦合器(HC1)121及耦合器(CC2)22形成通信通道CCH1'(存储系统1的接收通道)，且一对耦合器(HC2)122及耦合器(CC1)21形成通信通道CCH2'(存储系统1的传输通道)。在此情况下，存储系统1的控制单元30(物理层接口31)可首先使耦合器(CC1)21及耦合器(CC2)22两者处于接收状态中(在直至图3的时点t4的时段内)且将首先接收分组(在时点t4时)的耦合器判定为接收通道。

由于通信的标准随着时间流逝而扩展，所以需要用于处理此扩展的机构。用于使通信功能可扩展的机构受控于基本信息(主机基本信息HBI、存储系统基本信息MBI)的交换，如图7中所展示。将主要描述以下各者的共同部分：其中控制单元已成功重试全双工模式(参阅图3)或重试非重叠型全双工模式(参阅图4)(图7A中所展示的全双工模式)的情况；及其中控制单元已成功重试半双工模式(参阅图5)(图7B中所展示的半双工模式)的情况。

在图7中所展示的时点t31之前，主机100的控制单元130立即判定是否进入扩展模式。即，主机100的控制单元130比较指示包含于所接收的存储系统基本信息MBI中的存储系统1的通信能力(通信速率、通信频率及通信协议)的信息与指示主机100的通信能力的信息。亦考虑包含于所接收的存储系统基本信息MBI中的能力优先级，主机100的控制单元130自存储系统1及主机100的共同能力中搜寻具有高优先级的能力或搜寻使较高速率通信可行的能力。

如果主机100的控制单元130根据搜寻的结果而判定其将进入扩展模式，则主机100的控制单元130产生包含待用于扩展模式的多个能力的能力列表CLIST。如果主机100的控制单元130根据搜寻的结果而判定其未进入针对一些能力的扩展模式，则主机100的控制单元130产生其中缺省能力用于所述一些能力的能力列表CLIST。能力列表CLIST可为固定长度分组或限定为可变长度分组以能够扩展能力。

应注意，主机100首先自存储系统基本信息MBI获取存储系统1的能力。主机100对照主机100的能力检查所述能力，判定待采用的能力，且将能力列表CLIST中的能力发送至存储系统1。因此，无需在主机基本信息HBI中设定主机100的所有能力。其足以证明：FD(全双工)能力及重叠型能力是包含于待自主机100传输至存储系统1的主机基本信息HBI中的所有能力，如图6中所展示。因此，可使主机基本信息HBI的分组长度变短。

在图7中所展示的自时点t31至t32的时段期间，主机100的控制单元130经由通信通道CCH1而将能力列表CLIST传输至存储系统1的控制单元30。存储系统1的控制单元30经由通信通道CCH1而自主机100的控制单元130接收能力列表CLIST。

在自时点t32至t33的时段期间，存储系统1的控制单元30判定包含于能力列表CLIST中的通信能力是否可接受且产生包含判定结果的响应信息CACK。由于已在存储系统基本信息MBI中发送存储系统1的能力，所以能力列表CLIST应含有两者可接受的能力，且因此通常返回指示可接受的响应信息CACK。

就全双工模式(图7A)而言，在自时点t33至t34的时段期间，存储系统1的控制单元30经由通信通道CCH2而将响应信息CACK传输至主机100的控制单元130。主机100的控制单元130经由通信通道CCH2而自存储系统1的控制单元30接收响应信息CACK。

就半双工模式(图7B)而言，在自时点t33至t34的时段期间，在主机100的控制单元130及存储系统1的控制单元30的每一者中执行将通信通道CCH1的通信方向自主机100至存储系统1的方向切换至存储系统1至主机100的方向的控制。在切换完成之后，存储系统1的控制单元30经由通信通道CCH1而将响应信息CACK传输至主机100的控制单元130。主机100的控制单元130经由通信通道CCH1而自存储系统1的控制单元30接收响应信息CACK。

在时点t34时，主机100的控制单元130根据判定包含于所接收的响应信息CACK中的存储系统1的判定结果而判定所采用的能力是否已由存储系统1接受。

如果由主机100采用的所有能力是用于缺省模式的能力，或如果由主机100采用的能力尚未由存储系统1接受，则可省略时点t35至t40的序列。

如果由主机100采用的能力是用于扩展模式的能力，且所采用的能力由存储系统1接受，则主机100及存储系统1执行时点t35之后的序列以进入扩展模式。在自时点t35至t40的时段期间，执行切换序列的扩展模式。在自时点t35至t36的时段期间，确保时间段作为切换准备时段。在自时点t36至t40的时段期间，执行切换至扩展模式之后的确认序列。在自时点t36至t40的时段期间，主机100发送能力列表CLIST且正确接收响应信息CACK，由此确认切换至扩展模式已被正确执行。如果响应信息CACK的CRC校验成功(确认：切换至扩展模式已被正确执行)，则自时点t40向前，在扩展模式中执行上部分组的传送。尽管其中使用能力列表CLIST及响应信息CACK的实例被展示为确认序列，但可使用任何分组，且如果主机100与存储系统1之间的分组交换是成功的，则进入扩展模式可被视为成功。

在时点t35时，主机100的控制单元130将供应至存储系统1的供电电压的电平自第二电平V2改变至第三电平V3以通知存储系统1将进入扩展模式。第三电平V3介于第一电平V1与第二电平V2之间，且是(例如)L电平(GND电平)与H电平(例如3.3伏特)之间的中间电平(M电平，例如1.8伏特)。

在时点t36时，主机100的控制单元130响应于预定时间段或更长自时点t35流逝而将供应至存储系统1的供电电压的电平自第三电平V3改变回至第二电平V2。存储系统1的控制单元30将供电电压(VDD)的波形的时点t36时的上升边缘识别为用于指导其进入扩展模式的触发。存储系统1的控制单元30响应于用于指导其进入扩展模式的所述触发而进入等待进入扩展模式的状态。通过使用供电电压的变化，能够使主机100及存储系统1在扩展模式中同时开始操作且因此能够使主机100及存储系统1同步。

在图7中所展示的自时点t37至t38的时段期间，在设定的扩展模式中执行通信，且主机100的控制单元130经由通信通道CCH1而将能力列表CLIST(其与自时点t31至t32的时段期间所传输的能力列表相同)传输至存储系统1的控制单元30。存储系统1的控制单元30经由通信通道CCH1而自主机100的控制单元130接收能力列表CLIST。

在自时点t38至t39的时段期间，如果可在设定的扩展模式中识别能力列表CLIST，则存储系统1的控制单元30在设定扩展模式中传输响应信息CACK。

就全双工模式(图7A)而言，在自时点t39至t40的时段期间，存储系统1的控制单元30经由通信通道CCH2而将响应信息CACK传输至主机100的控制单元130。主机100的控制单元130经由通信通道CCH2而自存储系统1的控制单元30接收响应信息CACK。

就半双工模式(图7B)而言，在自时点t39至t40的时段期间，在主机100的控制单元130及存储系统1的控制单元30的每一者中执行将通信通道CCH1的通信方向自主机100至存储系统1的方向切换至存储系统1至主机100的方向的控制。在所述切换完成之后，存储系统1的控制单元30经由通信通道CCH1而将响应信息CACK传输至主机100的控制单元130。主机100的控制单元130经由通信通道CCH1而自存储系统1的控制单元30接收响应信息CACK。

接着，当供电电压的电平改变至第三电平V3(t35)时，存储系统1的控制单元30开始准备将存储系统1的通信操作的模式切换至与能力列表CLIST一致的扩展模式，且当供电电压的电平变回至第二电平V2(t36)时，存储系统1的控制单元30进入扩展模式以开始通信。当将供电电压的电平自第三电平V3变回至第二电平V2(t36)时，主机100的控制单元130将主机100的通信操作的模式切换至与能力列表CLIST一致的扩展模式以开始通信。例如，射频的变化、通信速率的变化、上层协议的变化或其类似者是可行的。

因此，就全双工模式(图7A)而言，主机100的控制单元130建立与扩展模式一致的全双工通信的通信通道CCH1、CCH2。存储系统1的控制单元30将通信通道CCH1建立为与扩展模式一致的接收通道且将通信通道CCH2建立为与扩展模式一致的传输通道(S2')。

就半双工模式(图7B)而言，主机100的控制单元130建立与扩展模式一致的半双工通信的通信通道CCH1。存储系统1的控制单元30将通信通道CCH1建立为与扩展模式一致的接收及传输两用通道(S2')。

如上文所描述，在第一实施例中，当存储系统1安装于主机100中时，在存储系统1中，主机100的供电线VL连接至供电端子(VDD)23以将电力供应至主机100的耦合器，且耦合器21、22分别电磁耦合至主机100的耦合器。控制单元30能够经由多个耦合器21、22而建立与主机100的彼此独立的接收通道及传输通道。因此，对于存储系统1与主机100之间的P2P连接，可在全双工通信中执行使用电磁耦合的近场无线电通信，且因此能够抑制通信路径的物理特性的影响，且可在不执行通信方向切换控制的情况下执行通信。因此，能够容易地使存储系统1与主机100之间的数据传输速度变高。

此外，在第一实施例中，由于存储系统1与主机100之间的通信由未使用载波的近场无线电通信执行，所以不稳定地消耗传输侧及接收侧的每一者上的电力，且由于当传输侧及接收侧不在彼此的预定短距离内时难以消耗次级侧(接收侧)上的能量，所以能够容易地使存储系统1的电力消耗变低。

此外，在第一实施例中，耦合器21、22、121、122均被配置使得多个电磁耦合的耦合器组之间的通信干扰受抑制。例如，在连接器20中，耦合器(CC1)21及耦合器(CC2)22放置成相距预定短距离或更长。例如，在连接器120中，耦合器(HC1)121及耦合器(HC2)122放置成相距预定短距离或更长。例如，多个耦合器21、22均具有方向性，且多个耦合器121、122均具有方向性。例如，使耦合器(CC1)21及耦合器(HC1)121通信的电磁波(RF信号)的频率及使耦合器(CC2)22及耦合器(HC2)122传送的电磁波(RF信号)的频率彼此不同。因此，可用多组电磁耦合的耦合器建立多个通信通道，使得所述多个通信通道之间的干扰能够被减少，且因此能够容易地使通信路径成为全双工的。

此外，在第一实施例中，响应于自主机100供应的供电电压的电平自第一电平V1(L电平)改变至第二电平V2(H电平)，存储系统1的控制单元30经由第一通信通道而自主机100顺序接收与主机100的能力有关的主机基本信息HBI及测试符号TS。存储系统1的控制单元30经由第二通信通道而将与存储系统1的能力有关的存储系统基本信息MBI传输至主机100，同时经由第一通信通道而接收测试符号TS。接着，存储系统1的控制单元30响应于正确接收主机基本信息HBI而将第一通信通道设定为接收通道且将第二通信通道设定为传输通道。因此，能够检查所述接收通道与所述传输通道之间的相互干扰，且如果所述接收通道与所述传输通道之间的相互干扰的电平在可允许范围内，则能够在存储系统1与主机100之间建立全双工模式中的通信路径。

在第一实施例中，如果经由第一通信通道而自主机100接收来自包含于存储系统基本信息MBI中的能力中的待由主机100采用的能力的能力列表CLIST，则存储系统1的控制单元30经由第二通信通道而将指示存储系统1已接受能力列表CLIST的响应信息CACK传输至主机100。存储系统1的控制单元30响应于自主机100供应的供电电压的电平自第二电平V2(H电平)改变至第三电平V3(M电平)，再次变回至第二电平V2(H电平)而将存储系统1的通信操作的模式切换至与能力列表CLIST一致的扩展模式。如果经由第一通信通道而自主机100接收能力列表CLIST，则存储系统1的控制单元30经由第二通信通道而将响应信息CACK传输至主机100，由此将第一通信通道建立为与扩展模式一致的接收通道且将第二通信通道建立为与扩展模式一致的传输通道。因此，如果扩展通信的标准，则能够容易地扩展存储系统1与主机100之间的通信路径的通信功能。

(第二实施例)

接着，将描述根据第二实施例的存储系统。下文将使描述聚焦于与第一实施例的差异。

由于存储系统1与主机100之间的通信由近场无线电通信执行，所以易于达成较低电力消耗。在第二实施例中，将描述用于进一步追求较低电力消耗的通信方法中的策略。

通过使用缺省上层通信协议来交换上层分组而执行存储系统1与主机100之间的上层的通信。可稍后改变通信协议。

例如，在图8中，“HtoM”表示自主机100发送至存储系统1的上层分组，且“MtoH”表示自存储系统1发送至主机100的上层分组。图8是展示进入省电模式的序列及自所述省电模式返回的序列的图。如图8中所展示，主机100将上层分组(HtoM)传输至存储系统1，使得事务开始，且当通知自存储系统1至主机100的事务完成分组(MtoH)时，事务完成。当执行事务时，主机100及存储系统1在操作。

相比而言，当未执行事务时，可通过使存储系统1进入省电模式而使存储系统1的一些电路闲置，使得可预期存储系统1的电力消耗进一步降低。进入省电模式的时点可由控制事务的主机100的上层(上层接口132)判定。

当在某一时间内不会使用存储系统1或诸如此类时，主机100的控制单元130切断通信通道且使存储系统1进入省电模式。此时，主机100的控制单元130将供电电压的电平自第二电平V2改变至第三电平V3，由此指导存储系统1进入省电模式且切断通信通道，使得通信协议能够被简化。

例如，考虑以下情况：如图8中所展示，在时点t51时，主机100的控制单元130(上层接口132)感知事务完成且判定在某一时间内不使用存储系统1。紧接时点t51之前的“HtoM”分组包含请求进入省电模式的信息，且“MtoH”分组包含指示可停止存储系统1的操作(存储系统1可进入省电模式)的信息。主机100的控制单元130基于此信息而判定可使存储系统1进入省电模式。

在时点t52时，主机100的控制单元130(供电控制单元136)将供应至存储系统1的供电电压的电平自第二电平V2(H电平)降低至第三电平V3(M电平)，由此使主机100及存储系统1两者进入省电模式。

假定在时点t53之前，主机100(上层接口132)立即开始需要再次使用存储系统1。

相应地，在时点t53时，主机100的控制单元130(供电控制单元136)将供应至存储系统1的供电电压的电平自第三电平V3(M电平)变回至第二电平V2(H电平)，由此使主机100及存储系统1两者进入原始模式(扩展模式或缺省模式)。

接着，与图7中所展示的时点t37至t40的序列相同的序列被执行使得与扩展模式一致的通信通道再次被建立。例如，就全双工模式(图8A)而言，执行与图7A中所展示的时点t37至t40的序列相同的序列。就半双工模式(图8B)而言，执行与图7B中所展示的时点t37至t40的序列相同的序列。通过将供电电压的电平自第三电平V3改变至第二电平V2而执行切换至扩展模式且自省电模式返回，且通过使用与图7中所展示的时点t37至T40的序列相同的序列而使规格标准化。应注意，不必在自省电模式返回时使用相同序列，而是可交换其他分组或可省略时点t37至t40的序列。

因而，由于在自时点t52至t53的时段期间将第三电平V3(M电平)的供电电压(VDD(M))施加至存储系统1，所以存储系统1能够在时点t53之后快速返回至能够交换上层分组的状态。此外，存储系统1能够在省电模式中保存状态及信息，且借助内部电路来继续使用第三电平V3(M电平)的供电电压(VDD(M))而操作。

如上文所描述，在第二实施例中，在建立接收通道及传输通道之后，存储系统1的控制单元30响应于自主机100经由供电端子23供应的供电电压的电平自第二电平V2(H电平)改变至第三电平V3(M电平)而使存储系统1的通信操作自扩展模式进入省电模式。因此，能够使存储系统1的一些电路在省电模式中闲置，能够使得存储系统1的电力消耗进一步降低。此外，由于主机100可指导存储系统1进入无需使用通信通道的省电模式，所以主机100能够指导存储系统1进入省电模式且切断通信通道，使得通信协议能够被简化。

在第二实施例中，存储系统1的控制单元30响应于自主机100经由供电端子23供应的供电电压的电平自第三电平V3返回至第二电平V2而使存储系统1的通信操作自省电模式返回至扩展模式。因此，由于主机100能够指导存储系统1自无需使用通信通道的省电模式返回，所以主机100能够指导存储系统1自省电模式返回且恢复通信通道，使得通信协议能够被简化。

应注意，存储系统1可请求主机100使其自省电模式返回至原始模式(扩展模式或缺省模式)，如图9中所展示。此操作称为唤醒。图9是展示进入省电模式的序列及自省电模式返回的序列的图。

例如，紧接时点t51之前的“HtoM”分组包含主机允许使用唤醒的信息，且“MtoH”分组包含指示存储系统1使用唤醒的信息。如果执行唤醒，则在主机100及存储系统1进入省电模式之后，主机100使得用于全双工模式(参阅图9A)的通信通道CCH2或用于半双工模式(参阅图9B)的通信通道CCH1(作为接收通道)处于能够检测触发信号的状态中。

例如，如图9中所展示，紧接时点t54之前，存储系统1中发生事件，使得存储系统1的控制单元30判定已发生需要恢复通信以便请求主机100进行处理。

在自时点t54至t55的时段期间，存储系统1的控制单元30使用通信通道(对于全双工模式的通信通道CCH2或用于半双工模式的通信通道CCH1)来将触发信号Trigger传输至主机100。可使用电磁变化作为触发信号“Trigger”。因此，无需识别信息(如分组)，且存储系统1的传输电路发射弱电磁能，且主机100的接收电路检测该电磁能。例如，可通过在某一时间或更长内使用特定频率或传输触发信号“Trigger”而识别及排除归因于噪声的磁变化。即，可被识别为明显不同于归因于噪声的变化的触发信号模式用于触发信号“Trigger”。事件传输/接收无需第二电平V2的供电电压(VDD(H))，而是借助第三电平V3的供电电压(VDD(M))而操作。例如，存储系统1继续发射触发信号“Trigger”，直至检测到第二电平V2的供电电压(VDD(H))。

当将第三电平V3的供电电压(VDD(M))施加至可发射触发信号“Trigger”的存储系统1时，主机100需要使用于检测弱电磁变化的电路继续操作，但仅一些电路操作。因此，与通过轮询而检测事件的方法相比能够大幅降低电力消耗。

响应于接收触发信号“Trigger”，在时点t53时，主机100的控制单元130(供电控制单元136)将供应至存储系统1的供电电压的电平自第三电平V3(M电平)变回至第二电平V2(H电平)，由此使主机100及存储系统1两者进入原始模式(扩展模式或缺省模式)。

在时点t55时，响应于检测到第二电平V2的供电电压(VDD(H))，存储系统1完成传输触发信号“Trigger”。

接着，与图7中所展示的时点t37至t40的序列相同的序列被执行使得与扩展模式一致的通信通道再次被建立。

图9中所展示的分组PAC1是用于询问存储系统1已发生何种事件的分组。分组PAC2是其中存储系统1对主机100提供主机100处理事件时所需的信息的分组。触发信号“Trigger”是用于在非操作期间将事件通知主机100的手段，且在操作期间，可通过使事件信息包含于待自存储系统1发送至主机100的上层分组中而将发生事件通知主机100。

因而，当自主机100经由供电端子23供应的供电电压的电平是第三电平V3时，存储系统1的控制单元30经由第二通信通道而将触发信号“Trigger”传输至主机100。存储系统1的控制单元30响应于自主机100经由供电端子23供应的供电电压的电平作为触发信号“Trigger”的响应自第三电平V3返回至第二电平V2，使存储系统1的通信操作自省电模式返回至扩展模式。因而，存储系统1能够请求主机100使其自省电模式返回至原始模式(扩展模式或缺省模式)。

(第三实施例)

接着，将描述根据第三实施例的存储系统。下文将使描述聚焦于与第一实施例的差异。

由于存储系统1与主机100之间的通信由近场无线电通信执行，所以易于达成较低电力消耗。在第三实施例中，将描述用于进一步追求较低电力消耗的配置中的策略。

将用于存储系统1的供应电力自主机100供应至存储系统1。因此，主机100能够使用待供应至存储系统1的供电电压的电平来控制存储系统1的电力消耗。

存储系统1的供电端子(VDD)23的电压自主机100供应且可呈现相对于GND电平(其是接地端子(GND)24上的电压)的三个电平：第一电平V1、第三电平V3及第二电平V2。第一电平V1是(例如)L电平(≈GND电平)。第二电平V2高于第一电平V1及第三电平V3两者且是(例如)H电平。第三电平V3介于第一电平V1与第二电平V2之间且是(例如)M电平。

在主机100中，供电控制单元136具有供电电路136a、电压调节器(HVR1)136b、电压调节器(HVR2)136c及电力开关136d，例如图10中所展示。图10是展示用于电力控制的配置的图。供电电路136a(例如电池或转换器(其将商业交流电转换成直流电压))产生待供应至电压调节器(HVR1)136b及电压调节器(HVR2)136c的供电电压。电压调节器(HVR1)136b调整自供电电路136a供应的供电电压的电平以产生第二电平V2的供电电压(VDD(H))以便将所产生的供电电压(VDD(H))供应至电力开关136d。如果供电电路136a的输出电压具有稳定第二电平V2(VDD(H))，则无需电压调节器(HVR1)136b。电压调节器(HVR2)136c调整自供电电路136a供应的供电电压的电平以产生第三电平V3的供电电压(VDD(M))以便将所产生的供电电压(VDD(M))供应至电力开关136d。接地电位136e将第一电平V1的供电电压(VDD(L))供应至电力开关136d。根据主控制单元134的控制，电力开关136d选择第一电平V1、第三电平V3及第二电平V2的供电电压中的一者以经由供电端子(VDD)123及供电线VL而供应至存储系统1的供电端子(VDD)23。

存储系统1具有内部电路INC1及内部电路INC2。内部电路INC1是甚至在省电模式中继续操作的运行电路，且包含通信电路，诸如物理层接口31及通信控制单元33(参阅图1)。内部电路INC2是在省电模式中闲置的间歇电路，且包含(例如)存储接口35(参阅图1)及其类似者。

供电感知单元36感知自主机100经由供电端子23及接地端子24供应的供电电压的电平。供电感知单元36具有电压识别器36a。电压识别器36a使用第一参考电平Vref1及第二参考电平Vref2来识别自主机100经由供电端子23供应的供电电压的电平。第二参考电平Vref2高于第一参考电平Vref1。第一参考电平Vref1及第二参考电平Vref2能够被设定以便满足(例如)V1(L电平)<Vref1<V3(M电平)<Vref2<V2(H电平)。

如果自主机100供应的供电电压的电平(例如V1(L电平))小于第一参考电平Vref1，则电压识别器36a输出控制信号VC1＝0及控制信号VC2＝0。如果自主机100供应的供电电压的电平(例如V3(M电平))大于或等于第一参考电平Vref1且小于第二参考电平Vref2，则电压识别器36a输出控制信号VC1＝1及控制信号VC2＝0。如果自主机100供应的供电电压的电平(例如V2(H电平))大于或等于第二参考电平Vref2，则电压识别器36a输出控制信号VC1＝1及控制信号VC2＝1。

电力控制单元37根据由供电感知单元36感知的供电电压的电平而对存储系统1的电力控制进行操作。电力控制单元37具有电压调节器(CVR1)37a及电压调节器(CVR2)37b。

如果自主机100供应的供电电压的电平大于或等于第一参考电平Vref1，则电压调节器(CVR1)37a产生待供应至内部电路INC1及INC2的每一者的第一内部电压VDDC1。在省电模式中，第一内部电压VDDC1由操作电路及保存信息的寄存器/存储器使用。如果自主机100供应的供电电压的电平小于第一参考电平Vref1，则电压调节器(CVR1)37a停止操作。电压调节器(CVR1)37a自电压识别器36a接收控制信号VC1。当控制电压VC1＝1时，电压调节器(CVR1)37a产生待供应至内部电路INC1及INC2的每一者的第一内部电压VDDC1，且当控制信号VC1＝0时，电压调节器(CVR1)37a停止操作。即，电压识别器36a经由控制信号VC1而控制电压调节器(CVR1)37a的接通/关断。

如果自主机100供应的供电电压的电平大于或等于第二参考电平Vref2，则电压调节器(CVR2)37b产生待供应至内部电路INC2的第二内部电压VDDC2。第二内部电压VDDC2高于第一内部电压VDDC1。如果自主机100供应的供电电压的电平小于第二参考电平Vref2，则电压调节器(CVR2)37b停止操作。电压调节器(CVR2)37b自电压识别器36a接收控制信号VC2。当控制电压VC2＝1时，电压调节器(CVR2)37b产生待供应至内部电路INC2的第二内部电压VDDC2，且当控制信号VC2＝0时，电压调节器(CVR2)37b停止操作。即，电压识别器36a经由控制信号VC2而控制电压调节器(CVR3)37b的接通/关断。

当自电压调节器(CVR1)37a供应第一内部电压VDDC1时，内部电路INC1借助第一内部电压VDDC1而操作以执行控制来建立(例如)通信通道。

当自主机100供应的供电电压的电平是第三电平V3(M电平)且存储系统1处于省电模式中时，内部电路INC1借助第一内部电压VDDC1而操作。经由控制信号VC2而控制是处于操作模式(VC2＝1)还是省电模式(VC2＝0)中。应注意，并非总是内部电路INC1的整个区块在操作，而是可使未操作的其部分区块INC1a闲置。相应地，内部电路INC1可被配置以：在接收电压识别器36a的控制信号VC2之后，如果控制信号VC2＝0，则使区块INC1a闲置，且如果控制信号VC2＝1，则使区块INC1a操作。例如，如果控制信号VC2＝0(闲置中)，则在内部电路INC1中，仅检测通信开始的电路可继续操作且其他电路保持闲置。如果控制信号VC2＝1，则内部电路INC1使通信保持连接状态，且如果VC2＝0，则内部电路INC1能够切断连接以处于等待状态(能够检测通信开始的状态)中。因此，能够减少内部电路INC1的电力消耗。

如果自主机100供应的供电电压的电平大于或等于第二参考电平Vref2，则内部电路INC2借助第二内部电压VDDC2而操作，且如果自主机100供应的供电电压的电平小于第二参考电平Vref2，则内部电路INC2停止操作。

当自主机100供应的供电电压的电平是第三电平V3(M电平)且存储系统1处于省电模式中时，如果未将第二内部电压VDDC2供应至内部电路INC2，则内部电路INC2闲置且处于省电状态中。因此，能够减少内部电路INC2的电力消耗。

此时，内部电路INC2中的存储电路INC2a(例如非易失性存储器或触发器)可借助作为备用电源的第一内部电压VDDC1而操作以保存内部电路INC2的状态及信息。

如上文所描述，在第三实施例中，在存储系统1中，电压识别器36a使用第一参考电平Vref1及第二参考电平Vref2来识别自主机100经由供电端子23供应的供电电压的电平。如果自主机100供应的供电电压的电平大于或等于第一参考电平Vref1，则电压调节器(CVR1)37a产生第一内部电压VDDC1，且如果自主机100供应的供电电压的电平小于第一参考电平Vref1，则电压调节器(CVR1)37a停止操作。如果自主机100供应的供电电压的电平大于或等于第二参考电平Vref2，则电压调节器(CVR2)37b产生高于第一内部电压VDDC1的第二内部电压VDDC2，且如果自主机100供应的供电电压的电平小于第二参考电平Vref2，则电压调节器(CVR2)37b停止操作。如果自主机100供应的供电电压的电平大于或等于第一参考电平Vref1，则内部电路INC1借助第一内部电压VDDC1而操作以执行控制来建立通信通道。如果自主机100供应的供电电压的电平大于或等于第二参考电平Vref2，则内部电路INC2借助第二内部电压VDDC2而操作，且如果自主机100供应的供电电压的电平小于第二参考电平Vref2，则内部电路INC2停止操作。因而，当处于省电模式中时，能够使未操作的部件及存储系统1中的无需操作的部件闲置，且因此能够进一步减少存储系统1的电力消耗。

(第四实施例)

接着，将描述根据第四实施例的存储系统。下文将使描述聚焦于与第一实施例的差异。

由于存储系统1与主机100之间的通信由近场无线电通信执行，所以易于相较于使用有线连接的通信而改进存储系统1与主机100之间的连接自由度。在第四实施例中，将描述存储系统1与主机100之间的连接的配置中的策略，其中存储系统1是存储卡。

存储系统1及主机100可借助多个耦合器21、22及多个耦合器121、122(参阅图1)而建立多个通信通道CCH1、CCH2(参阅图3)。即，由于存储系统1及主机100具有多个通信通道，所以易于对称地布置多个耦合器。此外，由于存储系统1与主机100之间的通信由近场无线电通信执行，所以能够减少物理连接的端子的数目。因此，如果存储系统1是存储卡，则存储系统1能够被配置使得存储系统1可在主机100中安装成面向第一方面且亦可在主机100中安装成面向与所述第一方向相反的第二方向(可反向插入)。相应地，将无需提供用于区分所述第一方向与所述第二方向的凹口，且因此能够使存储系统1(存储卡)的外部形状对称。

例如，如图11中所展示，形成可相对于轴AX而180度旋转对称的存储系统1(存储卡)的外部形状。图11是展示存储系统1(存储卡)的配置的图。轴AX是沿将存储系统1(存储卡)插入至主机100的卡槽中时所沿的插入方向的轴。

耦合器(CC1)21及耦合器(CC2)22设置于存储系统1中。当存储系统1插入至主机100中时，耦合器21、22放置于主机100侧上的位置中。耦合器21、22布置在可相对于轴AX而180度旋转对称的位置中。例如，耦合器21、22在平面中布置成相对于轴AX轴对称，该平面包含轴AX且基本上平行于存储系统1(存储卡)的外壳的第一主表面1a。

耦合器(CC3)26可进一步设置于存储系统1中。当存储系统1插入至主机100中时，耦合器26放置于与主机100相对的侧上的位置中。耦合器26是用于电磁耦合至与主机100分离的第二主机200(参阅图14A)的耦合器226的耦合器。

此外，多个供电端子23-1、23-2及多个接地端子24-1、24-2设置于存储系统1中。供电端子23-1、23-2布置成可相对于轴AX而180度旋转对称。供电端子23-1、23-2分别放置于(例如)存储系统1(存储卡)的外壳的第一主表面1a及第二主表面1b上。供电端子23-1、23-2一起用作供电端子23(参阅图1)。

多个接地端子24-1、24-2布置成可相对于轴AX而180度旋转对称。接地端子24-1、24-2分别放置于(例如)存储系统1(存储卡)的外壳的第一侧表面1c及第二侧表面1d上。接地端子24-1、24-2一起用作接地端子24(参阅图1)。

例如，如图12中所展示，将存储系统1插入至其中的主机100的卡槽140被配置以对应于存储系统1(存储卡)。图12是展示卡槽140的配置的图。卡槽140具有将存储系统1(存储卡)插入至其中的空腔141。沿卡槽140的外壳的第一主表面140a的空腔141的宽度对应于存储系统1(存储卡)的宽度，且沿轴AX'的空腔141的宽度小于存储系统1(存储卡)的宽度。当存储系统1插入至卡槽140中时，轴AX'基本上与存储系统1的轴AX重合。卡槽140具有连接器120(参阅图1)。

耦合器(HC1)121及耦合器(HC2)122设置于卡槽140中。耦合器121、122布置成可相对于轴AX'而180度旋转对称。当存储系统1(存储卡)插入至空腔141中时，耦合器121、122放置于分别与对应耦合器21、22相对的位置中。例如，耦合器121、122在平面中布置成相对于轴AX'轴对称，该平面包含轴AX'且级别上平行于卡槽140的外壳的第一主表面140a。

此外，多个供电端子123-1、123-2及多个接地端子124-1、124-2设置于卡槽140中。当存储系统1(存储卡)插入至空腔141中时，供电端子123-1、123-2分别放置于便于物理接触对应供电端子23-1、23-2的位置中。当存储系统1(存储卡)插入至空腔141中时，接地端子124-1、124-2分别放置于便于物理接触对应接地端子24-1、24-2的位置中。

卡检测单元(CDT)125设置于卡槽140中。卡检测单元125具有开关SW及电极EL。开关SW具有片簧，且当自空腔141退出存储系统1(存储卡)时，藉由所述片簧的弹力而使开关SW与电极EL分离。供电电压(H电平)经由线路(图中未展示)而供应至电极EL。当存储系统1(存储卡)插入至空腔141中使得存储系统1(存储卡)的端部使开关SW推挤电极EL(参阅图13)时，使开关SW至电极EL导通，使得卡检测单元(CDT)125能够产生H电平的检测信号CDT。因此，当存储系统1安装于主机100中时，卡检测单元(CDT)125检测到连接器20(参阅图1)中的待接触部分25物理接触卡检测单元125。

例如，如图13中所展示，存储系统1(存储卡)安装(插入)于卡槽140中。图13是展示其中存储系统1(存储卡)安装于卡槽140中的配置的图。

当存储系统1(其如图13中所展示那样定向)安装于主机100的卡槽140中时，耦合器(CC1)21被定位以面向耦合器(HC1)121，且耦合器(CC2)22被定位以面向耦合器(HC2)122。因此，耦合器(HC1)121及耦合器(CC1)21形成通信通道CCH1(存储系统1的接收通道)，且耦合器(HC2)122及耦合器(CC2)22形成通信通道CCH2(存储系统1的传输通道)。此时，供电端子123-1、123-2分别物理接触供电端子23-1、23-2以便使其导电。接地端子124-1、124-2分别物理接触接地端子24-1、24-2以便使其导电。

当存储系统1(其在相对于轴AX(参阅图11)而翻转180度的方向上定向，与图13中所展示的情况相反)安装于主机100的卡槽140中时，耦合器(CC1)21定位成面向耦合器(HC1)122，且耦合器(CC2)22定位成面向耦合器(HC2)121。因此，耦合器(HC1)121及耦合器(CC2)22形成通信通道CCH1'(存储系统1的接收通道)，且耦合器(HC2)122及耦合器(CC1)21形成通信通道CCH2'(存储系统1的传输通道)。此时，供电端子123-1、123-2分别物理接触供电端子23-2、23-1以便使其导电。接地端子124-1、124-2分别物理接触接地端子24-2、24-1以便使其导电。

在建立图3中所展示的通信途径的序列中，主机100经由耦合器(HC1)而传输主机基本信息HBI，且存储系统1(例如存储卡)通过耦合器(CC1)或耦合器(CC2)而接收主机基本信息HBI。因此，存储系统1感知(判定)：已自耦合器(CC1)及耦合器(CC2)中接收主机基本信息HBI的耦合器是面向主机100的耦合器(HC1)且与主机100的耦合器(HC1)配对的耦合器。

主机基本信息HBI能够包含指定如何利用另一耦合器(HC2)(例如仅接收、未使用等等)来指定另一对耦合器的操作的信息。

应注意，不论方向如何，可通过使用卡槽140的外壳的电磁屏蔽而使在耦合器21、22与耦合器121、122之间传输及接收的电磁波难以泄漏至外部。卡槽140具有用于对耦合器进行电磁屏蔽的屏蔽结构142。例如，能够藉由通过电镀、气相沉积或其类似者将高磁导率材料选择性地放置于卡槽140的外壳的第一主表面140a及第二主表面140b上而形成屏蔽结构142。高磁导率材料可为(例如)主要由铁镍合金(例如高导磁合金)制成的导体或主要由镍钴合金制成的导体。即，当耦合器21、22位于由屏蔽结构142屏蔽的空间中时，耦合器21、22分别电磁耦合至主机100的耦合器。应注意，卡槽140的外壳的其他部件可由低磁导率材料(诸如树脂)形成。

此外，不论方向如何，当耦合器21、22位于由屏蔽结构142屏蔽的空间中时，所述配置使得耦合器26位于由屏蔽结构142屏蔽的空间的外部。耦合器26是用于电磁耦合至第二主机200的耦合器226的耦合器。耦合器26被配置以不具有方向性以使其在至第二主机200的耦合器226的连接方向上具有一些自由度。由于经由耦合器26而至外部装置的连接未使用连接器，所以与所述装置的位置关系发生变动。相应地，可藉由使耦合器26不具有方向性或使方向性衰减而使连接变稳定。

接着，将使用图14来描述存储系统1(存储卡)、主机100及第二主机200的拓扑。图14是展示存储系统(存储卡)1、主机100及第二主机200的拓扑的图。

如果存储系统(存储卡)1具有耦合器26，则可想到图14A中所展示的拓扑。多个通信通道通过耦合器21、22及耦合器121、122而形成于主机100与存储系统1(存储卡)之间，且数据经由所述多个通信通道而被传输及接收。因此，主机100能够经由所述通信通道而存取存储系统(存储卡)1的存储器及功能。

此外，当存储系统(存储卡)1插入至主机100的卡槽140中时，耦合器26位于由屏蔽结构142屏蔽的空间的外部。因此，通信通道可通过耦合器26及226的电磁耦合而形成于存储系统1(存储卡)与第二主机200之间。因此，主机200能够经由通信通道而存取存储系统(存储卡)1的存储器及功能。此外，主机100及第二主机200能够经由存储系统(存储卡)1而彼此存取。

应注意，在其中存储系统(存储卡)1不具有耦合器26的情况下，如图14B中所展示，存储系统(存储卡)1及第二主机200可连接至主机100。例如，主机100的耦合器(HC1)121及存储系统(存储卡)1的耦合器(CC2)22可电磁耦合，且主机100的耦合器(HC2)122及第二主机200的耦合器226可电磁耦合。或者，如图14C中所展示，主机100及第二主机200可连接至存储系统(存储卡)1。例如，主机100的耦合器(HC2)122及存储系统(存储卡)1的耦合器(CC1)21可电磁耦合，且第二主机200的耦合器226及存储系统(存储卡)1的耦合器(CC2)22可电磁耦合。

如上文所描述，在第四实施例中，在存储系统1中，多个供电端子23-1、23-2布置成可沿存储系统1的插入方向相对于轴AX而180度旋转对称。多个耦合器21、22布置成可沿存储系统1的插入方向相对于轴AX而180度旋转对称。因此，存储系统1可被配置使得在第一方向上定向的存储系统1可安装于主机100中且在与第一方向相反的第二方向上定向的存储系统1亦可安装(反向插入)于主机100中。

此外，在第四实施例中，主机100具有用于对耦合器21、22进行电磁屏蔽的屏蔽结构142。当耦合器21、22位于由屏蔽结构142屏蔽的空间中时，耦合器21、22分别电磁耦合至主机100的耦合器。因此，能够通过使用屏蔽结构142的电磁屏蔽而使在耦合器21、22与耦合器121、122之间传输及接收的电磁波难以泄漏至外部。

此外，在第四实施例中，存储系统1可具有耦合器26。当耦合器21、22位于由屏蔽结构142屏蔽的空间中时，所述配置使得耦合器26位于由屏蔽结构142屏蔽的空间的外部。耦合器26是用于电磁耦合至第二主机200的耦合器226的耦合器。因此，主机100、存储系统1及第二主机200可彼此存取。

应注意，卡槽140可与主机控制器130一体成型，如图15中所展示。在此情况下，可省略主机100中的主机控制器130与耦合器121、122之间的通信线，使得可使主机100中的数据传输速度变高。

当存储系统1(存储卡)安装(插入)于主机100的卡槽140中时，耦合器21、22面向主机100的耦合器时所沿的方向可基本上垂直于卡槽140的外壳的第一主表面140a(参阅图12)，如图16中所展示。

接着，作为本实施例可应用于其的存储系统(存储卡)1及主机100的一个实例，图17绘示将被大致描述的SD(安全数字)卡810及个人计算机800。图17是展示第四实施例可应用于其的存储系统(存储卡)及主机的实例外观配置的图。

个人计算机800包括主体801及显示单元802。主体801包括键盘803及触摸板804，触摸板804是指点装置。主电路板、SD卡槽单元(其在图中由虚线指示且由参考符号806表示)、ODD单元(光盘装置)、SD卡槽及其类似者容纳于主体801中。

SD卡槽设置于主体801的外壁中。SD卡槽的开口805设置于此外壁中。用户可通过开口805而自主体801的外部将SD卡810插入至卡槽中。

用于控制设置于SD卡槽单元806中的上述SD主机控制器的专用装置驱动器(主机驱动器)安装于个人计算机800中，且此主机驱动器及SD主机控制器对安装于SD卡槽中的SD卡810执行读取/写入处理、校准处理及其类似者。

应注意，作为本实施例可应用于其的主机(其不限于上文所提及的个人计算机)，可引用移动电话、PDA(个人数字助理)、数字静态相机、数字视频摄影机、数字电视机及其类似者。

虽然已描述某些实施例，但这些实施例仅通过实例方式提出，且并非旨在限制本发明的范围。实际上，本文所描述的新颖实施例可以以各种其他形式来体现；此外，在不偏离本发明的精神的情况下可对本文所描述的实施例的形式作出各种省略、替换及变更。所附权利要求及其等效物旨在涵盖将落入本发明的范围及精神内的形式及修改。