包括片上错误校正码电路的存储器件和系统的制作方法

本申请要求2015年11月2日向韩国知识产权局提交的申请号为10-2015-0153101的韩国申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例总体而言涉及一种片上逻辑块、系统和存储器件，并且更具体地，涉及一种包括ECC(错误校正码)电路的片上逻辑块、系统和存储器件。

背景技术：

通常，在存储器件和系统中，ECC(错误校正码)功能用于检测和校正在储存或读取数据的过程中可能发生的错误。ECC算法可以包括汉明码方案或BCH码方案，所述汉明码方案能够校正每单位数据的1位错误，所述BCH码方案能够校正多位错误。ECC功能用在作为代表易失性存储器件的DRAM和作为代表非易失性存储器件的快闪存储器二者中。

通常，执行ECC功能的ECC电路不仅可以产生及储存数据位，还可以产生及储存奇偶校验位，通过使用奇偶校验位来判断要写入或读取的数据中是否发生错误，以及校正发生的错误。可以在主机与存储器件之间执行常规ECC操作。

近来，正在开发其中多个芯片层叠以形成单个存储器件的3D存储器件，以增加数据存储容量。随着这种发展，存储器件的带宽正在显著增加。因此，可能有必要在存储器件中执行ECC操作，而不管主机如何。

技术实现要素：

在一个实施例中，可以提供一种存储器件。所述存储器件可以包括片上逻辑块。所述存储器件可以包括核心区，其被配置成储存从片上逻辑块输出的数据。片上逻辑块可以包括主机ECC电路，其被配置成执行主机侧ECC操作。片上逻辑块可以包括存储器ECC电路，其被配置成执行存储器侧ECC操作。

在一个实施例中，可以提供一种存储器件。所述存储器件可以包括逻辑裸片。所述存储器件可以包括与逻辑裸片层叠在一起的多个存储裸片。逻辑裸片可以包括主机ECC电路，其被配置成执行主机侧ECC操作。逻辑裸片可以包括存储器ECC电路，其被配置成执行存储器侧ECC操作。

在一个实施例中，可以提供一种系统。所述系统可以包括主机以及被配置为与主机通信的存储器件。所述存储器件可以包括片上逻辑块。所述存储器件可以包括核心区，其被配置成储存从片上逻辑块输出的数据。片上逻辑块可以包括第一主机ECC电路，其被配置成执行主机侧ECC操作。片上逻辑块可以包括存储器ECC电路，其被配置成执行存储器侧ECC操作。

在一个实施例中，可以提供片上逻辑块。所述片上逻辑块可以包括主机ECC电路，其被配置成基于主机奇偶校验位来校正错误。所述片上逻辑块可以包括存储器ECC电路，其被配置成基于存储器奇偶校验位来校正错误。

附图说明

图1为图示了根据一个实施例的系统的配置的示例代表的示图。

图2为图示了根据一个实施例的系统的配置的示例代表的示图。

图3为图示了根据一个实施例的系统的配置的示例代表的示图。

图4为图示了根据一个实施例的系统的配置的示例代表的示图。

图5为图示了根据一个实施例的系统的配置的示例代表的示图。

图6为图示了根据一个实施例的系统的配置的示例代表的示图。

具体实施方式

各种实施例可以针对一种片上ECC(错误校正码)电路以及包括其的存储器件和系统，所述片上ECC电路能够执行主机侧ECC操作和存储器侧ECC操作二者，以及由此可以减少要储存在存储器件中的奇偶校验位的容量。

在下文中，以下可以参照附图通过实施例的各种示例来描述包括片上ECC(错误校正码)电路的存储器件和系统。

图1为图示了根据一个实施例的系统1的配置的示例代表的示图。参见图1，系统1可以包括主机110和存储器件120。主机110控制存储器件120，使得存储器件120可以执行各种操作。主机110和存储器件120可以执行数据通信。例如，主机110可以包括：中央处理单元(CPU)、图形处理单元(GPU)、存储器控制器、多媒体处理器(MMP)或者数字信号处理器(DSP)。主机110可以通过将具有各种功能的处理器芯片(例如，应用处理器)组合而实现为片上系统(Soc)的形式。存储器件120可以包括易失性存储器和非易失性存储器。易失性存储器可以包括：SRAM(静态RAM)、DRAM(动态RAM) 或者SDRAM(同步DRAM)，而非易失性存储器可以包括：ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或者FRAM(铁电RAM)。

主机110和存储器件120可以通过经由多个总线耦接而彼此通信。例如，主机110和存储器件120可以经由命令/地址总线131和数据总线132而耦接。主机110可以经由命令/地址总线131将命令/地址信号CMD/ADD提供至存储器件120，以控制存储器件120的操作。数据流DQ<0:n>可以经由数据总线132在两个方向上传送。例如，在存储器件120的写入操作中，主机110可以将命令/地址信号CMD/ADD和数据流DQ<0:n>传送至存储器件120。在存储器件120的读取操作中，主机110可以将命令/地址信号CMD/ADD传送至存储器件120，以及存储器件120可以将数据流DQ<0:n>传送至主机110。

主机110可以包括物理层(未示出)作为用于与存储器件120通信的接口电路。主机110可以包括ECC电路111，其用于利用数据流DQ<0:n>的数据来校正可能发生的错误，以及执行编码。数据流DQ<0:n>可以包括关于主机110要储存在存储器件120中的数据的信息和关于主机奇偶校验位的信息。

存储器件120可以包括片上逻辑块121和核心区122。片上逻辑块121可以包括各种逻辑电路，其用于允许存储器件120顺利地执行与主机110的数据通信。在一个实施例中，片上逻辑块121可以为作为接口电路的物理层，其用于允许存储器件120与主机110通信，但是片上逻辑块121的种类和功能不限制于此。片上逻辑块121可以包括ECC电路141，其校正在主机110与存储器件120之间发射和接收的数据流DQ<0:n>上的数据中可能发生的错误及执行编码，以及校正在片上逻辑块121与核心区122之间发射和接收的数据中可能发生的错误及执行编码。在一个实施例中，主机110与存储器件120之间的数据带宽可以与存储器件120(即，在片上逻辑块121与核心区122之间)中的数据带宽不同。

核心区122可以储存从主机110传送来的数据流DQ<0:n>上的数据。核心区122可以包括用于储存数据的多个存储单元阵列151和用于储存用于ECC操作的奇偶校验位的多个奇偶校验位阵列152。奇偶校验位信息可以具有比数据信息小的容量，因而，多个存储单元阵列151的面积和容量可以比多个奇偶校验位阵列152的面积和容量大。

ECC电路141可以执行主机侧ECC操作和存储器侧ECC操作二者。ECC电路141可以包括能够执行与ECC电路111相对应的操作的算法，以及可以包括用于执行存储器 件120的ECC操作的算法。例如，当数据流DQ<0:n>从主机110传送至存储器件120时，ECC电路141可以对数据流DQ<0:n>解码，以及产生不包括主机奇偶校验位的数据。ECC电路141可以利用存储器奇偶校验位来对不包括主机奇偶校验位的数据编码，以及将所得的数据输出至核心区122。因此，不包括主机奇偶校验位的数据可以被储存在存储单元阵列151中，而存储器奇偶校验位可以被储存在奇偶校验位阵列152中。当数据流DQ<0:n>从存储器件120传送至主机110时，ECC电路141可以对从核心区122输出的数据解码，以及产生不包括存储器奇偶校验位的数据。ECC电路141可以利用主机奇偶校验位来对不包括存储器奇偶校验位的数据编码，以及产生数据流DQ<0:n>。在ECC电路141不执行主机侧ECC操作的情况下，从ECC电路141输出的数据可以包括关于主机110储存在存储器件120中的数据的信息以及关于主机奇偶校验位和存储器奇偶校验位的信息二者。因此，可以需要用于存储奇偶校验位的更大的存储空间。在一个实施例中，ECC电路141执行存储器侧ECC操作和主机侧ECC操作二者，使得不需要将主机奇偶校验位储存在核心区122中。

图2为图示了根据一个实施例的系统2的配置的示例代表的示图。系统2可以被应用至图1中所示的系统1。参见图2，系统2可以包括主机210和存储器件220。主机210和存储器件220可以通过经由外部数据总线201而彼此耦接来执行数据通信。存储器件220可以包括片上逻辑块230和核心区240。核心区240可以包括用于储存数据的存储单元阵列241和用于储存用于ECC操作的奇偶校验位的奇偶校验位阵列242。奇偶校验位阵列242可以占据相对较小的空间，并且具有比存储单元阵列241小的容量。

片上逻辑块230可以包括片上ECC电路。片上ECC电路可以包括第一主机ECC电路231和存储器ECC电路232。第一主机ECC电路231可以执行主机侧ECC操作。主机侧ECC操作可以为如下的操作：其用于基于主机奇偶校验位来校正在经由外部数据总线201传送来的数据流DQ<0:n>上的数据中可能发生的错误及执行编码。存储器ECC电路232可以执行存储器侧ECC操作。存储器侧ECC操作可以为如下的操作：其用于基于存储器奇偶校验位来校正经由内部数据总线202传送来的写入数据WDATA和读取数据RDATA中可能发生的错误及执行编码。外部数据总线201的数据带宽可以与内部数据总线202的数据带宽不同。

第一主机ECC电路231可以包括第一ECC解码器251和第一ECC编码器252。第一ECC解码器251可以对经由外部数据总线201从主机210传送来的数据流DQ<0:n>解码，以及产生输入数据IDATA。数据流DQ<0:n>可以包括与主机210要储存在存储器件220中的数据DATA相对应的信息以及与主机奇偶校验位相对应的信息。第一ECC解码器251可以通过使用主机奇偶校验位来检测在数据流DQ<0:n>上的数据中是否发生 错误，校正发生的错误，以及产生输入数据IDATA。第一ECC编码器252可以对输出数据ODATA编码，以及产生要经由外部数据总线201传送至主机210的数据流DQ<0:n>。第一ECC编码器252可以对输出数据ODATA和主机奇偶校验位编码，以及产生数据流DQ<0:n>。可以根据第一主机ECC电路231的算法，基于输出数据ODATA来产生主机奇偶校验位。因此，从第一ECC编码器252输出的数据流DQ<0:n>可以包括与输出数据ODATA相对应的信息以及与主机奇偶校验位相对应的信息。

存储器ECC电路232可以包括第二ECC编码器253和第二ECC解码器254。第二ECC编码器253可以从第一ECC解码器251接收输入数据IDATA。第二ECC编码器253可以对输入数据IDATA编码，以及产生写入数据WDATA和存储器奇偶校验位MPARITY。可以根据存储器ECC电路232的算法，基于输入数据IDATA来产生存储器奇偶校验位MPARITY。写入数据WDATA可以经由内部数据总线202被传送至核心区240。存储器奇偶校验位MPARITY可以经由单独的ECC线203被传送至核心区240。在一个实施例中，存储器奇偶校验位MPARITY可以与写入数据WDATA一起经由内部数据总线202被传送至核心区240。写入数据WDATA可以被储存在核心区240的存储单元阵列241中，而存储器奇偶校验位MPARITY可以被储存在奇偶校验位阵列242中。

第二ECC解码器254可以对读取数据RDATA和存储器奇偶校验位MPARITY解码，以及产生输出数据ODATA。读取数据RDATA可以经由内部数据总线202从核心区240输出。存储器奇偶校验位MPARITY可以经由ECC线203从核心区240输出。输出数据ODATA可以被输入至第一ECC编码器252。第二ECC解码器254可以基于存储器奇偶校验位MPARITY来检测从核心区240输出的读取数据RDATA中是否发生错误，校正发生的错误，以及产生输出数据ODATA。

参见图2，主机210可以包括第二主机ECC电路211。第二主机ECC电路211可以执行主机侧ECC操作。第二主机ECC电路211可以包括第三ECC编码器261和第三ECC解码器262。第二主机ECC电路211可以执行与第一主机ECC电路231相同的算法。因此，第三ECC编码器261可以被配置成执行与第一ECC编码器252基本相同的功能，并且第三ECC解码器262可以被配置成执行与第一ECC解码器251基本相同的功能。

第三ECC编码器261可以接收主机210要储存在存储器件220中的数据DATA，以及产生要经由外部数据总线201传送至存储器件220的数据流DQ<0:n>。第三ECC编码器261可以对数据DATA和主机奇偶校验位编码，以及产生数据流DQ<0:n>。第三ECC解码器262可以接收经由外部数据总线201从存储器件220传送来的数据流DQ<0:n>。第三ECC解码器262可以基于主机奇偶校验位来检测在数据流DQ<0:n>上 的数据中是否发生错误，校正发生的错误，以及产生数据DATA。

通常，设置在片上逻辑块230中的传统片上ECC电路可以仅包括执行存储器侧ECC操作的ECC电路。因此，传统片上ECC电路产生包括与数据相对应的全部信息的写入数据WDATA、与主机奇偶校验位相对应的信息以及与存储器奇偶校验位相对应的信息。因而，由于应当提供用于储存主机奇偶校验位和存储器奇偶校验位二者的奇偶校验位阵列，所以引起的问题在于用于储存数据的存储单元阵列的面积和容量不得不降低。在根据一个实施例的系统2中，片上逻辑块230包括片上ECC电路，其可以执行主机侧ECC操作和存储器侧ECC操作二者。因此，从片上逻辑块230提供至核心区240的写入数据WDATA可以仅包括与存储器奇偶校验位相对应的信息，而可以不包括与主机奇偶校验位相对应的信息。因此，核心区240可以仅储存存储器奇偶校验位，而不储存主机奇偶校验位。由于这个事实，随着用于储存奇偶校验位的存储空间可以被最小化，可以保证可以储存数据的存储单元阵列的面积。此外，由于片上ECC电路通过对执行主机侧ECC操作的结果执行存储器侧ECC操作来产生写入数据WDATA，所以可以执行有效的ECC操作，并且可以提高主机210与存储器件220之间的数据通信精度。

图3为图示了根据一个实施例的系统3的配置的示例代表的示图。参见图3，系统3可以包括：基板301、主机310和存储器件320。系统3可以采用系统级封装、多芯片封装或者片上系统的类型来实现，以及可以采用包括多个封装体的层叠封装的类型来实现。

基板301可以提供用于主机310与存储器件320之间的顺利数据通信的信号路径302，并且可以包括用于提供信号路径302的逻辑电路和用于测试的逻辑电路。信号路径302可以包括多个总线。例如，信号路径302可以包括：数据总线、命令总线、命令/地址总线、时钟总线等等。基板301可以采用各种类型来实现，诸如内插器和PCB(印刷电路板)。通过基板301提供的信号路径302可以包括电耦合路径，诸如金属层或者穿通硅通孔。

基板301可以经由封装球303(诸如，球栅阵列、凸球和C4凸块)与外部器件电耦接。外部器件可以为通过与系统3耦接来操作的外部主机。基板301可以经由微型凸块304与主机310和存储器件320电耦接。

主机310可以执行用于控制存储器件320的计算操作。主机310可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器(DSP)和存储器控制器之中的至少一个。主机310可以通过将具有各种功能的处理器芯片(例如，应用处理器(AP))组合来形成。主机310可以包括用于与存储器件320通信的物 理层。主机310可以通过经由信号路径302来发射和接收数据流而执行与存储器件320的数据通信。主机310可以包括ECC电路311，其用于校正数据流上的数据中可能发生的错误，以及执行编码。

存储器件320可以为其中层叠有多个裸片的3D存储器件。存储器件320可以包括逻辑裸片340和多个存储裸片350。逻辑裸片340可以经由微型凸块304而层叠在基板301上，并且多个存储裸片350可以经由微型凸块321而顺序地层叠在逻辑裸片340上。逻辑裸片340和多个存储裸片350可以被封装为单个封装体，并且可以构建单个存储器件。逻辑裸片340可以经由电连接装置(诸如，导线和/或穿通硅通孔)与多个存储裸片350电耦接。

多个存储裸片350可以包括：存储单元阵列351，其作为用于储存数据的数据存储空间，以及奇偶校验位阵列352，其用于储存奇偶校验位。逻辑裸片340可以包括或者不包括存储单元阵列和奇偶校验位阵列。存储裸片350可以通过由逻辑裸片340控制而储存从逻辑裸片340传送来的数据，或者将储存的数据输出至逻辑裸片340。逻辑裸片340可以在主机310与多个存储裸片350之间进行中继通信。逻辑裸片340将从多个存储裸片350输出的数据传送至主机310，以及将从主机310传送来的数据输入至多个存储裸片350。逻辑裸片340可以包括ECC电路341，其校正在主机310与存储器件320之间发射和接收的数据流DQ<0:n>上的数据中可能发生的错误及执行编码，以及校正在逻辑裸片340与多个存储裸片350之间发射和接收的数据中可能发生的错误及执行编码。

图4为图示了根据一个实施例的系统4的配置的示例代表的示图。系统4可以被应用至图3中所示的系统3。参见图4，系统4可以包括主机410和存储器件420。主机410和存储器件420可以通过经由外部数据总线401而彼此耦接来执行数据通信。存储器件420可以包括逻辑裸片430和存储裸片440。存储裸片440可以包括用于储存数据的存储单元阵列441和用于储存用于ECC操作的奇偶校验位的奇偶校验位阵列442。

逻辑裸片430可以包括片上ECC电路。片上ECC电路可以包括第一主机ECC电路431和存储器ECC电路432。第一主机ECC电路431和存储器ECC电路432可以执行与图2中所示的第一主机ECC电路231和存储器ECC电路232基本相同的操作和功能。

第一主机ECC电路431可以包括第一ECC解码器451和第一ECC编码器452。第一ECC解码器451可以对经由外部数据总线401从主机410传送来的数据流DQ<0:n>解码，以及产生输入数据IDATA。第一ECC解码器451可以通过使用主机奇偶校验位来检测在数据流DQ<0:n>上的数据中是否发生错误，校正发生的错误，以及产生输入数 据IDATA。第一ECC编码器452可以对输出数据ODATA编码，以及产生要经由外部数据总线401传送至主机410的数据流DQ<0:n>。第一ECC编码器452可以对输出数据ODATA和主机奇偶校验位编码，以及产生数据流DQ<0:n>。可以根据第一主机ECC电路431的算法，基于输出数据ODATA来产生主机奇偶校验位。因此，从第一ECC编码器452输出的数据流DQ<0:n>可以包括与输出数据ODATA相对应的信息以及与主机奇偶校验位相对应的信息。

存储器ECC电路432可以包括第二ECC编码器453和第二ECC解码器454。第二ECC编码器453可以从第一ECC解码器451接收输入数据IDATA。第二ECC编码器453可以对输入数据IDATA编码，以及产生写入数据WDATA和存储器奇偶校验位MPARITY。可以根据存储器ECC电路432的算法，基于输入数据IDATA来产生存储器奇偶校验位MPARITY。写入数据WDATA可以经由内部数据总线402被传送至存储裸片440。存储器奇偶校验位MPARITY可以经由单独的ECC线403被传送至存储裸片440。写入数据WDATA可以被储存在存储裸片440的存储单元阵列441，而存储器奇偶校验位MPARITY可以被储存在奇偶校验位阵列442中。

第二ECC解码器454可以对读取数据RDATA和存储器奇偶校验位MPARITY解码，以及产生输出数据ODATA。读取数据RDATA可以经由内部数据总线402从存储裸片440输出。存储器奇偶校验位MPARITY可以经由ECC线403从存储裸片440输出。输出数据ODATA可以被输入至第一ECC编码器452。第二ECC解码器454可以基于存储器奇偶校验位MPARITY来检测从存储裸片440输出的读取数据RDATA中是否发生错误，校正发生的错误，以及产生输出数据ODATA。

参见图4，主机410可以包括第二主机ECC电路411。第二主机ECC电路411可以执行主机侧ECC操作。第二主机ECC电路441可以执行与图2的第二主机ECC电路211基本相同的功能和操作。第二主机ECC电路411可以包括第三ECC编码器461和第三ECC解码器462。第二主机ECC电路411可以执行与第一主机ECC电路431相同的算法。因此，第三ECC编码器461可以被配置成执行与第一ECC编码器452基本相同的功能，并且第三ECC解码器462可以被配置成执行与第一ECC编码器451基本相同的功能。

第三ECC编码器461可以接收主机410要储存在存储器件420中的数据DATA，以及产生要经由外部数据总线401传送至存储器件420的数据流DQ<0:n>。第三ECC编码器461可以对数据DATA和主机奇偶校验位编码，以及产生数据流DQ<0:n>。第三ECC解码器462可以经由外部数据总线401接收从存储器件420传送来的数据流DQ<0:n>。第三ECC解码器462可以基于主机奇偶校验位来检测在数据流DQ<0:n>上 的数据中是否发生错误，校正发生的错误，以及产生数据DATA。

图5为图示了根据一个实施例的系统5的配置的示例代表的示图。参见图5，系统5可以包括主机510和存储模块520。主机510和存储模块520可以通过经由包括外部数据总线501的多个总线而彼此耦接来执行数据通信。存储模块520可以包括存储模块缓冲器521和多个存储器件522。存储模块缓冲器521可以中继在主机510与多个存储器件522之间传送的信号。存储模块缓冲器521可以经由内部数据总线502与多个存储器件522耦接。外部数据总线501的数据带宽可以与内部数据总线502的数据带宽不同。内部数据总线502的数据带宽可以与存储器件522中的数据传输线的数据带宽不同。

存储模块缓冲器521可以包括允许主机510与多个存储器件522通信的各种逻辑电路。存储模块缓冲器521可以为包括各种逻辑电路的高级存储缓冲器。存储模块缓冲器521可以包括ECC电路531。ECC电路531可以执行主机侧ECC操作和存储器侧ECC操作二者。主机510可以包括ECC电路511。ECC电路511可以执行主机侧ECC操作。

图6为图示了根据一个实施例的系统6的配置的示例代表的示图。系统6可以包括主机610和数据储存设备620。数据储存设备620可以包括控制器630和非易失性存储器件640。数据储存设备620可以通过耦接至主机610(诸如移动电话、MP3播放器、膝上型电脑、台式机、游戏机、TV、车载娱乐信息系统等等)来使用。

控制器630可以被配置成响应于来自主机610的请求而访问非易失性存储器件640。例如，控制器630可以被配置成控制非易失性存储器件640的读取操作、编程操作或者擦除操作。控制器630可以被配置成驱动用于控制非易失性存储器件640的固件或者软件。

控制器630可以包括：主机接口单元631、控制单元632、存储器接口单元633、RAM 634和ECC单元635。控制单元632可以被配置成响应于来自主机610的请求而控制控制器630的常规操作。

RAM 634可以用作控制单元632的工作存储器。RAM 634可以用作缓冲存储器，其暂时地储存从非易失性存储器件640读取的数据或者储存从主机610提供的数据。

主机接口单元631可以被配置成使主机610与控制器630交互。例如，主机接口单元631可以被配置成经由诸如通用串行总线(USB)协议、通用快闪储存(UFS)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议以及串行附件SCSI(SAS)协议的各种接口协议中的一种与主机610通信。

存储器接口单元633可以被配置成使控制器630与非易失性存储器件640交互。存储器接口单元633可以被配置成将命令和地址信号提供至非易失性存储器件640。此外，存储器接口单元633可以被配置成与非易失性存储器件640交换数据。

ECC单元635可以被配置成检测从非易失性存储器件640读取的数据的错误。此外，ECC单元635可以被配置成当检测到的错误在可校正范围内时校正检测到的错误。ECC单元635可以执行主机侧ECC操作和存储器侧ECC操作二者。ECC单元635可以包括用于执行与图2中所示的第一主机ECC电路231和存储器ECC电路232基本相同的操作和功能的配置。ECC单元635可以为片上ECC电路或者包括片上ECC电路。

非易失性存储器件640可以用作数据储存设备620的存储介质。非易失性存储器件640可以包括多个非易失性存储器芯片(或裸片)NVM_1至NVM_k。非易失性存储器件640可以包括能够经由控制器与主机进行通信的全部种类的非易失性存储器件，诸如，快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)和FRAM(铁电RAM)。

控制器630和非易失性存储器件640可以被制造为各种数据储存设备中的任意一种。例如，控制器630和非易失性存储器件640可以被集成至一个半导体器件中，并且可以被制造为如下中的任意一种：MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体卡和记忆棒等。

尽管以上已经描述了各种实施例，但是对于本领域的技术人员将理解的是，所述的实施例仅是示例。因此，包括本文所述的片上ECC电路的存储器件和系统不应当基于所述实施例而受到限制。