存储系统及其操作方法与流程

本申请要求2015年11月13日在韩国知识产权局提交的第10-2015-0159586号韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

本发明的示例性实施例总体而言涉及一种存储系统，更具体而言，涉及一种处理存储器件的数据的存储系统及其操作方法。

背景技术：

计算机环境范式已经转变为在任何时间任何地点都可以使用的普适计算系统。由于此事实，诸如移动电话、数码相机和笔记本电脑的便携式电子设备的使用迅速增加。这些便携式电子设备通常使用具有用于储存数据的一个或更多个存储器件的存储系统，即，数据储存设备。数据储存设备可以用作便携式电子设备的主存储器件或辅助存储器件。

使用存储器件的数据储存设备提供良好的稳定性、耐久性、高信息访问速度、以及低功耗，因为它们没有活动部件。具有这样优点的数据储存设备的示例包括通用串行总线(USB)存储器件、具有各种接口的存储卡、以及固态驱动器(SSD)。

技术实现要素：

本发明的各个实施例涉及一种存储系统及其操作方法，该存储系统能最小化存储系统的复杂性和性能退化，以及最大化存储器件的使用效率，由此快速且稳定地处理数据。

在实施例中，存储系统可以包括：多个存储块，每个存储块包括多个页区域，每个页区域包括适用于储存数据的多个页；以及控制器，适用于通过响应于针对一个或更多个封闭存储块的写入命令将数据储存在存储块之中的另一个存储块中，来更新所述一个或更多个封闭存储块，以及作为封闭存储块的更新结果来更新指示一个或更多个无效页区域的映射列表，所述一个或更多个无效页区域中的每个仅包括无效页。

映射列表可以包括分别与存储块的页区域相对应的多个位区域。

作为封闭存储块的更新结果，控制器可以将位区域设置为表示无效区段的值。

控制器还可以通过检测和收集无效页区域来产生空白存储块。

控制器可以基于位区域的设置值来利用无效页区域产生空白存储块。

控制器还对封闭存储块中的除无效页区域之外的其他页区域执行垃圾收集。

映射列表是位映射、干净映射或干净块位映射的形式。

在实施例中，一种存储系统的操作方法，存储系统包括多个存储块，每个存储块包括多个页区域，每个页区域包括适用于储存数据的多个页，所述操作方法可以包括：通过响应于针对封闭存储块的写入命令将数据储存在存储块之中的另一个存储块中，来更新充满编程的数据的一个或更多个封闭存储块；以及作为封闭存储块的更新结果来更新指示封闭存储块中的一个或更多个无效页区域的映射列表，所述一个或更多个无效页区域中的每个充满无效页。

映射列表可以包括分别与存储块的页区域相对应的多个位区域。

更新映射列表可以包括：作为封闭存储块的更新结果来将位区域设置为表示无效区段的值。

所述操作方法还可以包括：利用无效页区域产生空白存储块。

可以基于位区域的设置值来执行产生空白存储块的步骤。

所述操作方法还可以包括：对封闭存储块中的除无效页区域之外的其他页区域执行垃圾收集。

映射列表可以是位映射、干净映射或干净块位映射的形式。

在实施例中，一种存储系统可以包括：多个存储块，每个存储块包括多个页区域，每个页区域包括适用于储存数据的多个页；以及控制器，适用于在用于恢复既具有有效页又具有无效页的页区域的无效页的垃圾收集操作之前，从多个封闭存储块的多个页区域检测仅具有无效页的页区域，以及收集检测的无效页区域以产生第一空白存储块。

控制器可以在产生第一空白存储块之后，执行垃圾收集操作，以针对仅包括既有有效页又有无效页的页区域的整个存储块或者既有有效页又有无效页的页区域来产生一个或更多个额外的空白存储块。

附图说明

图1是图示根据本发明的实施例的包括存储系统的数据处理系统的示图。

图2是图示图1所示的存储系统的存储器件的示例的更多细节的示图。

图3是图示根据本发明的实施例的存储器件的存储块的电路图。

图4至图11是示意性地图示根据本发明的实施例的图2的存储器件的进一步的结构细节的示图。

图12是示意性地图示根据本发明的实施例的数据处理操作的示图。

图13是根据本发明的实施例的数据处理操作的流程图。

具体实施方式

下面将参照附图更详细地描述本发明的各个实施例。然而，本发明可以以不同的形式来实施，而不应理解为限于本文所阐述的实施例。确切地说，提供这些实施例使得本公开将是彻底的和完整的，这些实施例将向相关领域的技术人员充分地传达本发明。遍及本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。还要注意，在本说明书中，“连接/耦接”不仅指一个部件直接耦接另一个部件，而且指一个部件经由中间部件间接耦接另一个部件。此外，单数形式可以包括复数形式，只要未另外明确陈述。应当容易理解，在本公开中，“在…上”和“在…之上”的含义应当以最广义的方式来理解，从而“在…上”不仅表示“直接在”某物“上”，而且还表示在其间存在中间特征或中间层的情况下“在”某物“上”，“在…之上”不仅表示直接在某物的顶部上，而且还表示在其间存在中间特征或中间层的情况下在某物的顶部上。当第一层被称作“在”第二层“上”或“在”衬底“上”时，其可以不仅指第一层直接形成在第二层或衬底上的情况，而且还可以指在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。

将理解的是，尽管本文中可以使用术语“第一”、“第二”、“第三”等来描述各个元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语的限制。这些术语用来将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开来。因此，在不脱离本公开的精神和范围的情况下，以下描述的第一元件、部件、区域、层或部分可以称为第二元件、部件、区域、层或部分。

还将理解的是，当在本说明书中使用时，术语“包括”及其变型、“包含”及其变型或者“具有”及其变型具体说明存在所陈述的特征、整体、操作、元件和/或部件，但不排除存在或增加一个或更多个其他特征、整体、操作、元件、部件和/或它们的组合。如本文所使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和所有组合。

除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属技术领域的普通技术人员所通常理解的含义相同的意义。还将理解的是，诸如在通用词典中定义的那些术语的术语，应理解为具有与它们在相关技术背景下的含义一致的含义，除非在本文中另外明确定义，否则术语不应以理想主义的或过于形式主义的意义来解释。

在以下描述中，阐述了大量的具体细节以便提供对本公开的透彻理解。本公开可以在没有这些具体细节中的一些或全部的情况下实践。在其他情况下，为了避免不必要地使本公开模糊，没有详细描述已知的工艺结构和/或工艺。

在下文中，将参照附图更加详细地描述本公开的各个实施例。

图1是说明根据本发明的实施例的包括存储系统的数据处理系统的框图。

参照图1，数据处理系统100可以包括主机102和存储系统110。

主机102可以是或包括例如诸如移动电话、MP3播放器和膝上计算机等的便携式电子设备。主机102也可以是或包括例如诸如台式计算机、游戏机、TV、投影仪等的电子设备。

存储系统110可以响应于来自主机102的请求而操作。例如，存储系统110可以储存要被主机102访问的数据。存储系统110可以用作主机102的主存储系统。存储系统110可以用作主机102的辅助存储系统。根据可与主机102电耦接的主机接口的协议，存储系统110可以是或包括各种数据储存设备中的任何一种。存储系统110可以是或包括以下各种储存设备中的任何一种，诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)储存设备、通用闪存(UFS)设备、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒等。

用于存储系统110的储存设备可以用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器件来实现。用于存储系统110的储存设备可以用诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等的非易失性存储器件来实现。

存储系统110可以包括用于储存要被主机102访问的数据的存储器件150和用于控制存储器件150中的数据储存的控制器130。

控制器130和存储器件150可以集成为单个半导体器件。例如，控制器130和存储器件150可以集成为被配置为固态驱动器(SSD)的单个半导体器件。当存储系统110实施成SSD时，可以显著地提高主机102的操作速度。

控制器130和存储器件150可以集成为被配置成存储卡的单个半导体器件。控制器130和存储器件150可以集成为被配置成以下存储卡的单个半导体器件，诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC、通用闪存(UFS)设备等。

再例如，存储系统110可以是或包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器、配置数据中心的储存器、能在无线环境下发送和接收信息的设备、配置家用网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息网络的各种电子设备中的一种、RFID设备、配置计算系统的各种组件中的一种等。

存储器件150可以在写入操作期间储存从主机102提供的数据。存储器件可以在读取操作期间提供储存的数据到主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括可电耦接到多个字线(WL)的多个存储单元。

存储器件150可以在电源中断或关断时保留储存的数据。存储器件150可以是例如闪存的非易失性存储器件。闪存可以具有三维(3D)层叠结构。稍后将参照图2至图11更详细地描述存储器件150的3D层叠结构。

控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以控制存储器件150与主机102之间的数据的流动。例如，控制器130可以提供从存储器件150读取的数据到主机102，以及将从主机102提供的数据储存在存储器件150中。为此，控制器130可以控制存储器件150的整体操作，例如，诸如读取操作、写入操作、编程操作和擦除操作。

在图1的示例中，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。

主机接口单元132可以处理从主机102提供的命令和数据。主机接口单元132可以经由诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行附件SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小盘接口(ESDI)、集成驱动电路(IDE)等的各种接口协议中的至少一种来与主机102通信。

ECC单元138可以在读取操作期间检测并校正从存储器件150读取的数据中的错误。例如，当错误比特位的数量大于或等于可校正错误比特位的阈值数量时，ECC单元138可以不校正错误比特位，以及可以输出指示校正错误比特位失败的错误校正失败信号。

ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)码、涡轮码(turbo code)、里德-所罗门(RS，Reed-Solomon)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)、块编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元138可以包括错误校正操作所需要的所有电路、系统或设备。

PMU 140可以提供和/或管理用于控制器130的电源，即，用于包括在控制器130中的组件的电源。可以使用任何合适的电源模块。

NFC 142可以用作控制器130与存储器件150之间的存储器接口，以允许控制器130例如响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，例如，当存储器件150是NAND快闪存储器时，NFC 142可以产生用于存储器件150的控制信号以及在处理器134的控制下处理数据。尽管图1的实施例中的接口单元142是适用于将NAND快闪存储器与控制器接口的NFC单元，但本发明不限于此种方式。接口单元142可以是适用于将存储器件150接口到控制器的任何合适的接口单元。注意，可以根据采用的存储器件的类型来改变接口单元142的具体构造和功能。

存储器144可以用作存储系统110和控制器130的工作存储器，以及储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用的数据，以用于诸如读取操作、写入操作、编程操作和擦除操作的操作。

存储器144可以是或包括任何合适的存储器件。存储器144可以是易失性存储器。存储器144可以是或包括静态随机存取存储器(SRAM)。存储器144可以是或包括动态随机存取存储器(DRAM)。存储器144可以包括任何合适的构造。例如，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等，它们全部是本领域所公知的。

处理器134可以控制存储系统110的常规操作。处理器134可以响应于来自主机102的写入请求或读取请求来控制针对存储器件150的写入操作或读取操作。处理器134可以是或包括任何合适的处理器。处理器134可以驱动被称为闪存转换层(FTL)的固件来控制存储系统110的常规操作。处理器134可以是或包括微处理器。可以使用任何合适的微处理器。处理器134可以是或包括中央处理单元(CPU)。

坏块管理单元(未示出)可以被包括在处理器134中，以执行存储器件150的坏块管理。坏块管理单元可以找到包括在存储器件150中的坏存储块(其不满足进一步使用的条件)，以及对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，在写入操作期间(例如，在编程操作期间)可能因NAND逻辑功能的特性而发生编程失败。在坏块管理操作期间，编程失败的存储块或坏存储块的数据可以被编程至新存储块中。因编程失败导致的坏块可以使存储器件150的利用效率以及存储系统100的可靠性严重劣化。因此，为了解决这些问题，可以在处理器134中包括可靠的坏块管理。

图2图示图1中所示的存储器件150的示例。

参照图2，存储器件150可以包括多个存储块，例如，第零存储块210至第(N-1)存储块240。多个存储块210至240中的每个可以包括多个页，例如，2^M个页(2^M PAGES)，本发明将不局限于2^M个页。多个页中的每个可以包括多个存储单元，多个字线可以电耦接至该多个存储单元。

存储块可以根据在每个存储单元中可储存或表达的比特位的数量而为单电平单元(SLC)存储块或多电平单元(MLC)存储块。SLC存储块可以包括具有每个存储单元能储存1比特位数据的多个存储单元的多个页。MLC存储块可以包括具有每个存储单元能储存多比特位数据(例如，两比特位或更多比特位数据)的多个存储单元的多个页。包括用每个存储单元能储存3比特位数据的存储单元来实施的多个页的MLC存储块可以被定义为三电平单元(TLC)存储块。

多个存储块210至240中的每个可以在写入操作期间储存从主机设备102提供的数据，以及可以在读取操作期间将储存的数据提供给主机102。

图3是图示图1中所示的多个存储块152至156中的一个存储块的电路图。

参照图3，存储器件150的存储块152可以包括分别电耦接至位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可以串联地电耦接在选择晶体管DST与SST之间。各个存储单元MC0至MCn-1可以由每个储存多比特位的数据信息的多电平单元(MLC)来配置。串340可以分别电耦接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示公共源极线。

虽然图3作为示例示出由NAND快闪存储单元配置的存储块152，但是要注意的是，根据本实施例的存储器件150的存储块152不限于NAND快闪存储器，以及可以实现为NOR快闪存储器、在其中组合有至少两种类型的存储单元的混合快闪存储器、或控制器被构建在存储芯片中的一体NAND快闪存储器(one-NAND flash memory)。半导体器件的操作特性不仅可以应用至在其中电荷储存层由导电浮栅配置的快闪存储器件，还可以应用至在其中电荷储存层由电介质层配置的电荷俘获闪存(CTF)。

存储器件150的电压供应块310可以提供根据操作模式而要被供应至各个字线的字线电压(例如，编程电压、读取电压和通过电压)以及要被供应至块体(bulk)(例如，在其中形成有存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压发生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个，选择选中存储块的字线中的一个，以及将字线电压提供至选中字线和未选中字线。

存储器件150的读/写电路320可以由控制电路控制，以及可以根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读/写电路320可以用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读/写电路320可以用作根据要被储存在存储单元阵列中的数据而驱动位线的写入驱动器。读/写电路320可以在编程操作期间从缓冲器(未示出)接收要被写入在存储单元阵列中的数据，以及可以根据输入的数据来驱动位线。为此，读/写电路320可以包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326，多个锁存器(未示出)可以被包括在页缓冲器322、324和326中的每个中。

图4至图11是图示图1中所示的存储器件150的示意图。

图4是图示图1中所示的存储器件150的多个存储块152至156的示例的框图。

参照图4，存储器件150可以包括多个存储块BLK0至BLKN-1。存储块BLK0至BLKN-1中的每个可以实现为三维(3D)结构或垂直结构。各个存储块BLK0至BLKN-1可以包括沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的结构。

各个存储块BLK0至BLKN-1可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和第三方向设置。每个NAND串NS可以电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和公共源极线CSL。即，各个存储块BLK0至BLKN-1可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL。

图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的透视图。图6是沿图5中所示的存储块BLKi的线I-I′截取的剖视图。

参照图5和图6，存储器件150的多个存储块之中的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。

可以设置有衬底5111。衬底5111可以包括用第一类型杂质掺杂的硅材料。衬底5111可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。虽然假设衬底5111是p型硅，但是要注意的是，衬底5111不局限于是p型硅。

沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。多个掺杂区5311至5314可以包含与衬底5111不同的第二类型的杂质。多个掺杂区5311至5314可以用n型杂质掺杂。虽然这里假设第一掺杂区5311至第四掺杂区5314是n型，但是要注意的是，第一掺杂区5311至第四掺杂区5314不局限于是n型。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，沿第一方向延伸的多个电介质材料5112可以沿第二方向顺序地设置。电介质材料5112和衬底5111可以沿第二方向彼此分离预定距离。电介质材料5112可以沿第二方向彼此分离预定距离。电介质材料5112可以包括诸如氧化硅的电介质材料。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置多个柱体5113，多个柱体5113沿第一方向顺序地布置并且沿第二方向穿过电介质材料5112。多个柱体5113可以分别穿过电介质材料5112并且可以与衬底5111电耦接。每个柱体5113可以由多种材料配置。每个柱体5113的表面层5114可以包括用第一类型的杂质掺杂的硅材料。每个柱体5113的表面层5114可以包括用与衬底5111相同类型的杂质掺杂的硅材料。虽然这里假设每个柱体5113的表面层5114可以包括p型硅，但是每个柱体5113的表面层5114不局限于是p型硅。

每个柱体5113的内层5115可以由电介质材料形成。每个柱体5113的内层5115可以由诸如氧化硅的电介质材料填充。

在第一掺杂区5311与第二掺杂区5312之间的区域中，电介质层5116可以沿电介质材料5112、柱体5113和衬底5111的暴露表面设置。电介质层5116的厚度可以小于电介质材料5112之间的距离的一半。换言之，在其中可以布置除电介质材料5112和电介质层5116之外的材料的区域可以被设置在(i)设置在电介质材料5112的第一电介质材料的底表面之上的电介质层5116与(ii)设置在电介质材料5112的第二电介质材料的顶表面之上的电介质层5116之间。电介质材料5112位于第一电介质材料之下。

在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以设置在电介质层5116的暴露表面之上。沿第一方向延伸的导电材料5211可以设置在邻近于衬底5111的电介质材料5112与衬底5111之间。例如，沿第一方向延伸的导电材料5211可以设置在(i)布置在衬底5111之上的电介质层5116与(ii)布置在邻近于衬底5111的电介质材料5112的底表面之上的电介质层5116之间。

沿第一方向延伸的导电材料可以设置在(i)布置在电介质材料5112的一个电介质材料的顶表面之上的电介质层5116与(ii)布置在电介质材料5112的另一电介质材料(其布置在特定电介质材料5112之上)的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料5221至5281可以设置在电介质材料5112之间。沿第一方向延伸的导电材料5291可以设置在最上电介质材料5112之上。沿第一方向延伸的导电材料5211至5291可以是金属材料。沿第一方向延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。

在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材料5212至5292。

在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116、以及沿第一方向延伸的多个导电材料5213至5293。

漏极5320可以分别设置在多个柱体5113之上。漏极5320可以是用第二类型的杂质掺杂的硅材料。漏极5320可以是用n型杂质掺杂的硅材料。虽然为了方便起见假设漏极5320包括n型硅，但是要注意的是，漏极5320不局限于是n型硅。例如，每个漏极5320的宽度可以大于每个对应柱体5113的宽度。每个漏极5320可以以焊盘的形状设置在每个对应柱体5113的顶表面之上。

沿第三方向延伸的导电材料5331至5333可以设置在漏极5320之上。导电材料5331至5333可以沿第一方向顺序地布置。各个导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320与沿第三方向延伸的导电材料5331至5333可以通过接触插塞电耦接。沿第三方向延伸的导电材料5331至5333可以是金属材料。沿第三方向延伸的导电材料5331至5333可以是诸如多晶硅的导电材料。

在图5和图6中，相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。

图7是图6中所示的晶体管结构TS的剖视图。

参照图7，在图6所示的晶体管结构TS中，电介质层5116可以包括第一子电介质层至第三子电介质层5117、5118和5119。

每个柱体5113中的p型硅的表面层5114可以用作本体。邻近于柱体5113的第一子电介质层5117可以用作隧道电介质层，并且可以包括热氧化层。

第二子电介质层5118可以用作电荷储存层。第二子电介质层5118可以用作电荷捕获层，并且可以包括氮化物层或者诸如氧化铝层、氧化铪层等的金属氧化物层。

邻近于导电材料5233的第三子电介质层5119可以用作阻挡电介质层。邻近于沿第一方向延伸的导电材料5233的第三子电介质层5119可以形成为单层或多层。第三子电介质层5119可以是诸如氧化铝层、氧化铪层等的高-k电介质层，其具有比第一子电介质层5117和第二子电介质层5118大的介电常数。

导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷储存层5118、隧道电介质层5117和本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便起见，每个柱体5113中的p型硅的表面层5114将被称为沿第二方向的本体。

存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。具体地，存储块BLKi可以包括沿第二方向或垂直于衬底5111的方向延伸的多个NAND串NS。

每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作串源极晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作接地选择晶体管GST。

栅极或控制栅极可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293。换言之，栅极或控制栅极可以沿第一方向延伸，以及形成字线和至少两个选择线、至少一个源极选择线SSL和至少一个接地选择线GSL。

沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。沿第三方向延伸的导电材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。

沿第一方向延伸的第二类型掺杂区5311至5314可以被设置至NAND串NS的另一端。沿第一方向延伸的第二类型掺杂区5311至5314可以用作公共源极线CSL。

即，存储块BLKi可以包括沿垂直于衬底5111的方向延伸的多个NAND串NS，以及可以用作在其中多个NAND串NS电耦接至一个位线BL的例如电荷捕获型存储器的NAND快闪存储块。

虽然图5至图7中图示沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293设置成9层，但是要注意的是，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293不局限于设置成9层。例如，沿第一方向延伸的导电材料可以设置成8层、16层或任意多层。换句话说，在一个NAND串NS中，晶体管的数量可以是8、16或更多。

虽然图5至图7中图示3个NAND串NS电耦接至一个位线BL，但是要注意的是，实施例不限于3个NAND串NS电耦接至一个位线BL。在存储块BLKi中，m个NAND串NS可以电耦接至一个位线BL，m是正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及公共源极线5311至5314的数量。

此外，虽然在图5至图7中图示3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是要注意的是，实施例不局限于具有电耦接至沿第一方向延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，n是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。

图8是图示具有参照图5至图7所描述的第一结构的存储块BLKi的等效电路图。

参照图8，在具有第一结构的块BLKi中，NAND串NS11至NS31可以设置在第一位线BL1与公共源极线CSL之间。第一位线BL1可以对应于图5和图6的沿第三方向延伸的导电材料5331。NAND串NS12至NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6的沿第三方向延伸的导电材料5332。NAND串NS13至NS33可以设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6的沿第三方向延伸的导电材料5333。

每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至公共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。

在该示例中，NAND串NS可以以行和列为单位来定义，电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BL1的NAND串NS11至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。电耦接至第一源极选择线SSL1的NAND串NS11至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。

在每个NAND串NS中，可以定义高度。在每个NAND串NS中，邻近于接地选择晶体管GST的存储单元MC1的高度可以具有值“1”。在每个NAND串NS中，当从衬底5111测量时，存储单元的高度可以随存储单元靠近源极选择晶体管SST而增大。在每个NAND串NS中，邻近于源极选择晶体管SST的存储单元MC6的高度可以是7。

在同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。

在同一行中的NAND串NS中的同一高度处的存储单元可以共享字线WL。即，在同一高度处，电耦接至不同行中的NAND串NS的存储单元MC的字线WL可以电耦接。在同一行的NAND串NS中的同一高度处的虚设存储单元DMC可以共享虚设字线DWL。即，在同一高度或同一水平处，电耦接至不同行中的NAND串NS的虚设存储单元DMC的虚设字线DWL可以电耦接。

位于同一水平或同一高度或同一层处的字线WL或虚设字线DWL可以在可设置有沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电耦接。沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触共同地电耦接至上层。在上层处，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以电耦接。换言之，在同一行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以电耦接至接地选择线GSL。

公共源极线CSL可以电耦接至NAND串NS。在有源区之上和衬底5111之上，第一掺杂区5311至第四掺杂区5314可以电耦接。第一掺杂区5311至第四掺杂区5314可以通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314可以电耦接。

即，如图8中所示，同一高度或同一水平的字线WL可以电耦接。因此，当特定高度处的字线WL被选中时，电耦接至该字线WL的所有NAND串NS可以被选中。在不同行中的NAND串NS可以电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个，在未选中行中的NAND串NS可以与位线BL1至BL3电隔离。换句话说，通过选择源极选择线SSL1至SSL3中的一个，NAND串NS的行可以被选中。此外，通过选择位线BL1至BL3中的一个，在选中行中的NAND串NS可以以列为单位而被选中。

在每个NAND串NS中，可以设置虚设存储单元DMC。在图8中，在每个NAND串NS中，虚设存储单元DMC可以设置在第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3可以设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近于接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称为下存储单元组，而邻近于串选择晶体管SST的存储单元(例如，MC4至MC6)可以被称为上存储单元组。

在下文，将参照图9至图11进行详细描述，图9至图11示出用不同于第一结构的3D非易失性存储器件实施的根据实施例的存储系统中的存储器件。

图9是示意性地图示用不同于上面参照图5至图8描述的第一结构的3D非易失性存储器件实施的存储器件，并且图9示出图4的多个存储块中的存储块BLKj。图10是沿着图9的线VII-VII'截取的存储块BLKj的截面图。

参照图9和图10，存储块BLKj可以包括沿着第一方向至第三方向延伸的结构。

可以提供衬底6311。例如，衬底6311可以包括用第一类型的杂质掺杂的硅材料。例如，衬底6311可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。虽然在描述的实施例中出于方便而假设衬底6311是p型硅，但是要注意的是，衬底6311不局限于是p型硅。

沿x轴方向和y轴方向延伸的第一导电材料6321至第四导电材料6324可以设置在衬底6311之上。第一导电材料6321至第四导电材料6324可以沿z轴方向分离预定距离。

沿x轴方向和y轴方向延伸的第五导电材料6325至第八导电材料6328可以设置在衬底6311之上。第五导电材料6325至第八导电材料6328可以沿z轴方向分离预定距离。第五导电材料6325至第八导电材料6328可以沿y轴方向与第一导电材料6321至第四导电材料6324分离。

多个下柱体DP可以穿过第一导电材料6321至第四导电材料6324。每个下柱体DP可以沿z轴方向延伸。此外，多个上柱体UP可以穿过第五导电材料6325至第八导电材料6328。每个上柱体UP可以沿z轴方向延伸。

下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡电介质层、电荷储存层和隧道电介质层。

下柱体DP和上柱体UP可以通过管栅PG电耦接。管栅PG可以布置在衬底6311中。例如，管栅PG可以包括与下柱体DP和上柱体UP所使用的材料相同的材料。

沿x轴方向和y轴方向延伸的第二类型的掺杂材料6312可以设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作公共源极线CSL。

漏极6340可以设置在上柱体UP之上。漏极6340可以包括n型硅材料。沿y轴方向延伸的第一上导电材料6351和第二上导电材料6352可以设置在漏极6340之上。

第一上导电材料6351与第二上导电材料6352可以沿x轴方向分离。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352可以分别用作第一位线BL1和第二位线BL2。

第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，以及第三导电材料6323和第四导电材料6324可以分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326可以分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，以及第八导电材料6328可以用作漏极选择线DSL。

下柱体DP和邻近于下柱体DP的第一导电材料6321至第四导电材料6324可以形成下串。上柱体UP和邻近于上柱体UP的第五导电材料6325至第八导电材料6328可以形成上串。下串与上串可以通过管栅PG电耦接。下串的一端可以电耦接至用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以通过漏极6340电耦接至对应的位线。一个下串和一个上串可以形成一个单元串，该单元串电耦接在用作公共源极线CSL的第二类型的掺杂材料6312与用作位线BL的上导电材料层6351和6352中对应的一个之间。

即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1、第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。

在图9和图10中，上串和下串可以形成NAND串NS，NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了包括在图9和图10的NAND串NS中的晶体管结构，因此这里将省略其详细描述。

图11是图示具有如上面参照图9和图10描述的第二结构的存储块BLKj的等效电路的电路图。为了方便起见，仅示出了第二结构中的在存储块BLKj中形成对的第一串和第二串。

参照图11，在存储器件150的多个块之中的具有第二结构的存储块BLKj中，可以以定义多个对的方式来设置单元串，如以上参照图9和图10所描述的，每个单元串利用经由管栅PG而电耦接的一个上串和一个下串来实施。

即，在具有第二结构的特定存储块BLKj中，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31以及例如至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可以形成第一串ST1，沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31以及例如至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串ST2。

第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串ST1可以电耦接至第一位线BL1，而第二串ST2可以电耦接至第二位线BL2。

虽然在图11中描述了第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是可以设想到不同的布局。例如，在实施例中，第一串ST1和第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接至第一漏极选择线DSL1，以及第二串ST2可以电耦接至第二漏极选择线DSL2。此外，可以设想第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接至第一源极选择线SSL1，以及第二串ST2可以电耦接至第二源极选择线SSL2。

下面，参照图12至图13提供根据本发明的实施例的用于针对存储器件处理数据的存储系统的数据处理操作。出于方便，作为示例将针对存储系统将数据编程到存储器件的情况来描述数据处理操作。

图12是示意性地描述根据本发明的实施例的用于针对存储器件1200处理数据的存储系统110的数据处理操作的示例的示图。

在下文，为了便于描述，将以下面实施例中的数据处理操作为例：图1所示的存储系统110可以将与从主机102提供的写入命令相对应的写入数据储存到控制器130的存储器144中包括的缓冲器/高速缓存器中，然后可以将储存在缓冲器/高速缓存器中的数据写入(即，编程)到存储器件150中所包括的多个存储块中。之后，存储系统110可以响应于与针对储存先前数据的存储器件150的多个存储块的当前写入命令相对应的当前写入数据来更新编程在存储器件150中的数据。

在本实施例中，与从主机102提供的写入命令相对应的写入数据可以被编程和储存在存储器件150的存储块中。例如，每个存储块可以包括多个页，写入数据可以被编程和储存在存储块的页中。此时，当从主机102提供针对储存先前编程的数据的存储块中的一个储存块的页的当前写入命令时，可以通过将与当前写入命令相对应的当前写入数据编程到另一个存储块的页来更新储存在页中的数据。因此，储存在存储块的页中的先前编程的数据可以变成无效数据，储存先前编程的数据的页可以成为无效页。

当存储器件150的存储块的页变成无效时，可以执行垃圾收集以便最大化存储器件150的使用效率。例如，存储系统110可以收集存储器件150的存储块之中的包括无效页的封闭存储块的整个或区段，以及通过对存储器件150的存储块执行垃圾收集来产生空白存储块。在下文，作为示例将进一步描述针对存储块的区段产生空白存储块的操作。

另外，为了便于描述，将以控制器130执行存储系统110的数据处理操作的情况为例。然而，如上所述，控制器130中包括的处理器134可以经由例如FTL来执行数据处理操作。

例如，控制器130可以将与从主机102接收的写入命令相对应的写入数据编程到第一存储块的第一页。之后，当从主机102接收针对储存先前编程的数据的第一存储块的第一页的新写入命令时，控制器130可以将与新写入命令相对应的新写入数据编程到第一存储块的第二页或第二存储块的第一页中。此时，控制器130可以将储存在第一存储块的第一页中的先前编程的数据处理为无效数据。因此，第一存储块的第一页可以设置为无效页。

控制器130可以通过从存储器件150的存储块之中的充满编程的数据的封闭存储块收集包括无效页的存储块的页区域，来产生可用于储存数据的空白存储块。

为了便于描述，将更加详细地描述在以下情况下处理数据和存储块的操作：控制器130可以通过将与新写入命令相对应的新写入数据编程到另一个存储块而响应于针对封闭存储块的新写入命令来更新存储器件150的存储块之中的充满编程的数据的封闭存储块中所储存的数据，以及使得先前编程的数据和相应的页标记为无效。可以在对存储器件150的封闭存储块执行垃圾收集之前，通过收集包括无效页的封闭存储块的全部或区段来执行产生空白存储块的操作。

参照图12，控制器130可以响应于从主机102提供的写入命令，将写入数据编程到存储器件1200中所包括的多个存储块，例如，存储块0(1210)、存储块1(1220)、存储块2(1230)以及存储块3(1240)。

假设存储块0至3(1210至1240)是封闭存储块，即，充满编程的数据。控制器130可以将与从主机102提供的写入命令相对应的写入数据编程和储存在存储器件1200的存储块0至3(1210至1240)的页中。控制器130可以基于储存在存储块0至3(1210至1240)的页中的数据来产生映射信息，例如，包含具有逻辑页数量的数据的逻辑地址/物理地址信息的L2P信息和包含储存在存储块0至3(1210至1240)的页中的数据的逻辑页数量信息的P2L信息，然后储存产生的L2P和P2L信息。L2P信息可以包括L2P表，L2P表包含与储存在存储器件1200的所有存储块的页中的数据相关的物理映射信息。P2L信息可以包括P2L表，P2L表包含与储存在存储器件1200的所有存储块的页中的数据相关的逻辑信息。

如上所述，包括在存储器件150中的多个存储块可以包括多个页。每个存储块可以包括存储块的多个页区域或区段，每个页区域或区段包括预设数量的页。在本实施例中，在存储器件150的封闭存储块的更新期间，控制器130可以基于更新的结果来检查封闭存储块的页区域的无效页和有效页，以及更新表示封闭存储块的每个页区域是否充满无效页的有效页存在信息。有效页存在信息可以储存在映射列表中。

在本实施例中，在对存储器件150的封闭存储块执行垃圾收集之前，控制器130可以通过基于映射列表来收集充满无效页的封闭存储块的全部或区段，而产生空白存储块。控制器130可以通过对包括有效页的封闭存储块的全部或区段执行垃圾收集，来产生另一个空白存储块。

例如，与每个封闭存储块中所包括的每个页区域相关的有效页存在信息可以采用位映射(bitmap)的形式、干净映射(clean map)的形式或干净块位映射(clean block bitmap)的形式而包括在映射列表中。根据映射列表中所包含的有效页存在信息，控制器130可以识别充满无效页的页区域，因此通过收集充满无效页的封闭存储块的全部或区段来产生空白存储块。

控制器130可以将映射列表储存在控制器130的存储器144中，或者储存在存储器件150的存储块之中的任意存储块中。其中储存有映射列表的存储块可以储存表示存储器件150中是否存在有效页的读取/写入数据的信息，例如，映射信息、地址信息、页信息、逻辑到物理(L2P)信息、物理到逻辑(P2L)信息或包括这些信息的元数据。

存储器件150中包括的每个存储块，例如，存储器件1200的存储块0至3(1210至1240)可以包括多个页区域或区段，每个页区域或区段包括预设数量的页，例如，图12的示例中所示的6个页。存储器件1200的存储块0至3(1210至1240)可以形成超级块。

例如，存储器件1200的存储块0(1210)可以包括页区域0(1212)、页区域1(1214)、页区域2(1216)以及页区域3(1218)，每个页区域可以包括6个页。存储器件1200的存储块1(1220)可以包括页区域0(1222)、页区域1(1224)、页区域2(1226)以及页区域3(1228)，每个页区域可以包括6个页。存储器件1200的存储块2(1230)可以包括页区域0(1232)、页区域1(1234)、页区域2(1236)以及页区域3(1238)，每个页区域可以包括6个页。存储器件1200的存储块3(1240)可以包括页区域0(1242)、页区域1(1244)、页区域2(1246)以及页区域3(1248)，每个页区域可以包括6个页。

在封闭存储块(例如，存储器件1200的存储块0至3(1210至1240))的更新期间，控制器130可以基于更新的结果检查封闭存储块0至3(1210至1240)的页区域的无效页和有效页，以及更新映射列表1250的有效页存在信息。映射列表1250可以将封闭存储块0至3(1210至1240)的有效页存在信息储存在其相应的行中。例如，映射列表1250可以将与封闭存储块0至3(1210至1240)有关的有效页存在信息分别储存在第一行1260至第四行1290中。

封闭存储块0至3(1210至1240)的有效页存在信息可以储存在映射列表1250的各个行1260至1290的预定位区域中。映射列表1250的行1260至1290的预定位区域可以对应于各个封闭存储块0至3(1210至1240)的页区域。因此，与封闭存储块0至3(1210至1240)的页区域相关的有效页存在信息可以储存在映射列表1250的相应位区域中。

例如，与存储块0(1210)的页区域0至3(1212至1218)相关的有效页存在信息可以分别储存在映射列表1250中的第一行1260的第一位区域1262至第四位区域1268中。与存储块1(1220)的页区域0至3(1222至1228)相关的有效页存在信息可以分别储存在映射列表1250中的第二行1270的第一位区域1272至第四位区域1278中。与存储块2(1230)的页区域0至3(1232至1238)相关的有效页存在信息可以分别储存在映射列表1250中的第三行1280的第一位区域1282至第四位区域1288中。与存储块3(1240)的页区域0至3(1242至1248)相关的有效页存在信息可以分别储存在映射列表1250中的第四行1290的第一位区域1292至第四位区域1298中。

针对封闭存储块0至3(1210至1240)的页区域或区段的每个有效页存在信息的一个或更多个比特位(例如，与包括在封闭存储块的页区域或区段中的6个页相对应的6个比特位)可以分配给映射列表1250的每个位区域。在针对页区域或区段的每个有效页存在信息的单个比特位分配给映射列表1250的每个位区域的情况下，在封闭存储块0至3(1210至1240)的更新期间，控制器130可以将映射列表1250的位区域中的一个或更多个设置为“1”，以表示相应的页区域充满无效页。

在下文，将描述根据本发明的实施例的经由数据处理操作来产生空白存储块的过程。

当从主机102接收针对封闭存储块0至3(1210至1240)的写入命令时，控制器130可以将与写入命令相对应的写入数据更新和编程到新的任意存储块的页，而不是封闭存储块0至3(1210至1240)。当写入数据被更新和编程到新的任意存储块的页时，可以更新L2P信息和P2L信息。根据封闭存储块0至3(1210至1240)的更新，针对封闭存储块0至3(1210至1240)的页区域的有效页存在信息可以在映射列表1250中更新。

例如，当从主机102接收针对封闭存储块0(1210)的除页1、4、5、8、9和20之外的页的写入命令时，控制器130可以将与写入命令相对应的数据编程到存储器件150的任意存储块。因此，此时，存储块0(1210)的页1、4、5、8、9和20可以保持有效页(由带阴影的方块表示)。存储块0(1210)的其余页成为无效页(由不带阴影的方块表示)。当封闭存储块0(1210)的多个页区域0至3(1212至1218)之中的页区域2(1216)充满无效页时，控制器130可以将映射列表1250的第一行1260的第三位区域1266设置为“1”，以用于表示封闭存储块0(1210)的页区域2(1216)充满无效页。

以相似的方式，控制器130可以将映射列表1250的位区域设置为“1”，以用于表示各个存储块1210至1240的相应页区域或区段充满无效页。图12例举控制器130应当将映射列表1250的第二行1270的第一位区域1272设置为“1”，以用于表示封闭存储块1(1220)的页区域0(1222)充满无效页；应当将映射列表1250的第三行1280的第四位区域1288设置为“1”，以用于表示封闭存储块2(1230)的页区域3(1238)充满无效页；以及将映射列表1250的第四行1290的第二位区域1294设置为“1”，以用于表示封闭存储块3(1240)的页区域2(1244)充满无效页。

当存储器件1200的存储块中包括无效页时，控制器130可以对包含无效页的存储器件1200的存储块执行垃圾收集操作。

根据本发明的实施例，在开始垃圾收集操作之前，控制器130可以基于与存储器件1200的封闭存储块中的页区域相关的有效页存在信息来在存储器件1200中产生空白存储块。换言之，控制器130可以经由映射列表1250来检查和收集充满无效页的封闭存储块的页区域，以用于在执行垃圾收集操作以对既包括有效页又包括无效页的封闭存储块的页区域的无效页进行恢复之前形成空白的“虚设”存储块。之后，控制器130还可以通过执行垃圾收集以对既包括有效页又包括无效页的封闭存储块的页区域恢复无效页来产生另一个空白存储块。以此方式，可以大量减少垃圾收集操作的使用，以及可以提高存储器件1200的利用效率。

例如，控制器130可以经由储存在映射列表1250中的与封闭存储块0至3(1210至1240)相关的有效页存在信息，来检查封闭存储块0至3(1210至1240)中的充满无效页的页区域或区段。例如，控制器130可以分别基于映射列表1250中的第一行的第三位区域1266、第二行的第一位区域1272、第三行的第四位区域1288以及第四行的第二位区域1294，来确定存储块0(1210)的页区域2(1216)、存储块1(1220)的页区域0(1222)、存储块2(1230)的页区域3(1238)以及存储块3(1240)的页区域1(1244)充满无效页。

控制器130可以通过收集被确定为充满无效页的存储块0(1210)的页区域1216、存储块1(1220)的页区域0(1222)、存储块2(1230)的页区域3(1238)以及存储块3(1240)的页区域1(1244)，来产生空白存储块i(1295)。因此，空白存储块i(1295)可以包括页区域0至3(1222-1至1238-1)，其分别对应于存储块1(1220)的页区域0(1222)、存储块3(1240)的页区域1(1244)、存储块0(1210)的页区域1216以及存储块2(1230)的页区域3(1238)。此后，空白存储块i(1295)可以响应于从主机102提供的写入命令来储存数据。另外，控制器130可以通过对整个存储块或者对存储块中的除被确定为充满无效页的存储块0(1210)的页区域1216、存储块1(1220)的页区域0(1222)、存储块2(1230)的页区域3(1238)以及存储块3(1240)的页区域1(1244)之外的页区域执行垃圾收集，来产生另一个空白存储块。

图13是根据本发明的实施例的与存储系统110相关的数据处理操作的流程图。

假设存储器件1200的存储块0至3(1210至1240)是封闭存储块，即，它们充满编程的数据。

参照图12和图13，在步骤1310，当从主机接收针对存储器件1200的封闭存储块0至3(1210至1240)的写入命令时，存储系统110可以通过将与写入命令相对应的数据编程到存储器件1200的存储块之中的任意存储块中来更新封闭存储块0至3(1210至1240)，然后基于封闭存储块0至3(1210至1240)的更新结果来更新映射列表1250的有效页存在信息。如图12中所例举的，此时，存储块0(1210)的页1、4、5、8、9和20可以保持有效页以及可以被标记为有效页，而存储块0(1210)的其余页可以成为无效页。例如，当封闭存储块0(1210)的多个页区域0至3(1212至1218)之中的页区域2(1216)充满无效页时，控制器130可以将映射列表1250的第一行1260的第三位区域1266设置为“1”，以用于表示封闭存储块0(1210)的页区域2(1216)充满无效页。

在步骤1320，存储系统110可以基于映射列表1250检查充满无效页的封闭存储块0至3(1210至1240)的页区域。如图12中所例举的，控制器130可以分别基于映射列表1250中的第一行的第三位区域1266、第二行的第一位区域1272、第三行的第四位区域1288以及第四行的第二位区域1294，来确定存储块0(1210)的页区域2(1216)、存储块1(1220)的页区域0(1222)、存储块2(1230)的页区域3(1238)以及存储块3(1240)的页区域1(1244)充满无效页。

在步骤1330，存储系统110可以从不同的存储块收集充满无效页的存储块的页区域。如图12中所例举的，控制器130可以收集被确定为充满无效页的存储块0(1210)的页区域1216、存储块1(1220)的页区域0(1222)、存储块2(1230)的页区域3(1238)以及存储块3(1240)的页区域1(1244)。在步骤1340，存储系统110可以利用收集的充满无效页的存储块的页区域或区段来产生空白存储块。如图12中所例举的，控制器130可以通过收集被确定为充满无效页的存储块0(1210)的页区域1216、存储块1(1220)的页区域0(1222)、存储块2(1230)的页区域3(1238)以及存储块3(1240)的页区域1(1244)，来产生空白存储块i(1295)。因此，空白存储块i(1295)可以包括分别对应于存储块1(1220)的页区域0(1222)、存储块3(1240)的页区域1(1244)、存储块0(1210)的页区域1216以及存储块2(1230)的页区域3(1238)的页区域0至3(1222-1至1238-1)。此后，空白存储块i(1295)可以响应于从主机102提供的写入命令来储存数据。

根据本发明的实施例，存储系统及其操作方法可以减少垃圾收集操作的利用。进而，这可以改善存储器件的使用效率，由此更加快速和更加稳定地处理数据。本发明还可以减少存储系统的性能退化。

尽管已经出于说明的目的描述了各个实施例，但是对于本技术人员而言将明显的是，在不脱离所附权利要求所限定的本发明的精神和/或范围的情况下，可以进行各种变化和修改。