存储器系统及其操作方法与流程

本申请要求于2015年12月14日向韩国知识产权局提交的申请号为10-2015-0178099的韩国专利申请的优先权，其全文通过引用并入本文。

技术领域

示例性实施例涉及一种存储器系统，且更特别地，涉及一种将数据处理至存储器装置的存储器系统及其操作方法。

背景技术：

计算机环境范例已经转变为可以随时随地使用的普适计算系统。基于此，诸如移动电话、数码相机、笔记本电脑的便携式电子装置的使用迅速增长。这些便携式电子装置通常使用具有存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主要存储器装置或者辅助存储器装置。

由于没有活动部件，使用存储器装置的数据存储装置具有优秀的稳定性、耐用性、高信息访问速度和低功耗。具有这些优点的数据存储装置的实例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。

技术实现要素：

各个实施例是针对能够可靠地的处理数据的存储器系统及其操作方法，以使复杂性和性能退化最小化以及进一步使存储器装置的使用效率最大化。

在一个实施例中，存储器系统可以包括：

包括多个存储块的存储器装置；以及

适用于根据封闭存储块的至少一个参数和封闭存储块的基于所述至少一个参数的参数偏差，在所述多个存储块中的封闭存储块中之中选择一个或更多源存储块用于垃圾收集操作的控制器。

所述至少一个参数是有效页面计数(VPC)值。

所述一个或更多源存储块的选择包括检测封闭存储块的VPC值及基于参考VPC值确定每个封闭存储块的VPC值偏差。

所述控制器在封闭存储块之中选择具有小于参考VPC值的VPC值偏差的存储块作为所述一个或更多源存储块。

所述控制器在封闭存储块之中选择预定数目的具有最小VPC值偏差的预设数量的存储块作为所述一个或更多源存储块。

所述参考VPC值是所述封闭存储块的平均VPC值。

所述控制器在封闭存储块之中选择具有小于所述平均VPC值的VPC值偏差的存储块作为所述一个或更多源存储块。

所述控制器在封闭存储块之中选择预定数目具有最小VPC值偏差的存储块作为所述一个或更多源存储块。

所述控制器将存储在所述一个或更多源存储块的有效页面中的数据复制和存储到所述存储块之中的空存储块、开放存储块、或自由存储块，并将所述一个或更多源存储块转换为空存储块、开放存储块、或自由存储块。

所述控制器从所述封闭存储块的VPC值的列表中获取存储在其中的所述封闭存储块的VPC值偏差。

在一个实施例中，一种包括多个存储块的存储器系统的操作方法，所述方法包括：

获取所述多个存储块中封闭存储块的参数值的偏差；以及

根据所述参数值的偏差在所述封闭存储块之中选择一个或更多源存储块用于垃圾收集操作。

用于所述参数值的偏差的参考参数值是所述参数值之中的最低VPC值。

所述选择包括在所述封闭存储块之中选择具有小于阈值的参数值的偏差的存储块作为所述源存储块。

所述选择包括在所述封闭存储块之中选择预定数目的具有最小参数值的偏差的存储块作为所述源存储块。

用于所述参数值的偏差的参考参数值是所述封闭存储块的平均参数值。

所述选择包括在所述封闭存储块之中选择具有小于所述平均参数值的参数值的偏差的存储块作为所述源存储块。

所述选择包括在所述封闭存储块之中选择预定数目的具有最小参数值的偏差的存储块作为所述源存储块。

所述垃圾收集操作包括：

将存储在所述一个或更多源存储块的有效页面中的数据复制和存储到所述存储块之中的空存储块、开放存储块、或自由存储块；以及

将所述一个或更多源存储块转换为空存储块、开放存储块、或自由存储块。

所述参数值是分别用于所述封闭存储块的有效页面计数(VPC)值。

从封闭存储块的参数值的列表获取所述参数值的偏差。

附图说明

图1示出了根据一个实施例的包括存储器系统的数据处理系统的简图。

图2示出了图1中示出的存储器系统中存储器装置的简图。

图3示出了根据一个实施例的存储器装置的一个存储块的电路图。

图4至图11示意性示出了图2中示出的存储器装置的简图。

图12示意性示出了图1中示出的存储器系统的操作方法的简图。

图13示出了根据本发明的实施例的存储器系统的数据处理操作的流程图。

具体实施方式

下文将参照附图详细描述本发明的各种实施例。然而，本发明可以不同的形式呈现且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且将本发明的范围全部传递给本领域技术人员。遍及本公开，在本发明的各种附图和实施例中，相似的参考标号指代相似的部件。

图1是示出根据一个实施例的包括存储器系统的数据处理系统的框图。

参照图1，数据处理系统100可以包括主机102和存储器系统110.

主机102可以包括，例如，诸如移动电话、MP3播放器和笔记本电脑的便携式电子装置或诸如台式电脑、游戏机、电视机和投影仪的电子装置。

存储器系统110可以响应于来自主机102的请求进行操作，并且具体地，存储将被主机102访问的数据。换句话说，存储器系统110可以被用作主机102的主要存储器系统或辅助存储器系统。根据待与主机102电联接的主机接口的协议，存储器系统110可以用各种存储装置的任意一种实现。存储器系统110可以用诸如以下的各种存储装置的任意一种实现：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的多MMC(RS-MMC)、微型-MMC、安全数字(SD)卡、迷你-SD和微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等等。

存储器系统110的存储装置可用诸如动态随机访问存储器(DRAM)和静态随机访问存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、铁电随机存取存储器(FRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)和电阻式随机存取存储器(RRAM)的非易失性存储器装置实施。

存储器系统110可以包括存储将被主机102访问的数据的存储器装置150和可以控制数据在存储器装置150中的存储的控制器130。

控制器130和存储器装置150可以集成在一个半导体器件中。例如，控制器130和存储器装置150可以集成在一个半导体器件中并配置固态驱动器(SSD)。当存储器系统110用作SSD时，与存储器系统110电联接的主机102的操作速度可以显著增加。

控制器130和存储器装置150可以集成在一个半导体器件中并配置存储卡。控制器130和存储卡150可以集成到一个半导体器件中并配置诸如个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD和SDHC以及通用闪速存储(UFS)装置的存储卡。

再例如，存储器系统110可以配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式电脑、网络平板、平板电脑、无线电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视机、智能电视机、数字音频录音器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境中发送和接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置或配置计算系统的各种组成元件中的一种。

存储器系统110的存储器装置150可以当电源中断时保留存储的数据，尤其是，在写入操作期间存储从主机102提供的数据，并且在读取操作期间向主机102提供所存储的数据。存储器装置150可以包括多个存储块152、154和156。存储块152、154和156的每一个可以包括多个页面。每一个页面可以包括与多条字线电联接的多个存储器单元。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可以具有三维(3D)堆叠结构。存储器装置150的结构及其三维(3D)堆叠结构将会在后面参照图2至图11进行详细描述。

存储器系统110的控制器130可以响应于主机102的请求对存储器装置150进行控制。控制器130可以向主机102提供从存储器装置150中读取的数据以及将从主机102提供的数据存储至存储器装置150中。为此，控制器130可以控制存储器装置150的全部操作，例如读取、写入、编程和擦除操作。

具体地，控制器130可以包括主机接口单元132、处理器134和错误校正码(ECC)单元138、电源管理单元140、NAND闪速控制器142和存储器144。

主机接口单元132可处理从主机102提供的命令和数据，并且可以通过诸如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速PCI(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、和电子集成驱动器(IDE)。

ECC单元138可以检测和校正在读取操作期间从存储器装置150读取的数据中的错误。当由ECC单元138检测的错误位的数目大于或等于可校正的错误位的阈值数目时，ECC单元138可不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。

ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、涡轮码、里德-索罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(Block coded modulation，BCM)等的编码调制执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或装置。

PMU 140可以提供和管理用于控制器130的电力，即，用于包括在控制器130中的组件的电力。

NFC 142可以用作控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求对存储器装置150进行控制。当存储器装置150是闪速存储器，尤其是，当存储器装置150是NAND闪速存储器时，NFC 142可以生成用于存储器装置150的控制信号并且在处理器134的控制下处理数据。

存储器144可以用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可以响应于来自主机102的请求对存储器装置150进行控制。例如，控制器130向主机102提供从存储器装置150读取的数据，并且将从主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置的操作时，存储器140可以存储控制器130和存储器装置150使用的用于诸如读取、写入、编程和擦除操作的操作数据。

存储器144可以用易失性存储器实现。存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)实现。如上所述，存储器144可以存储主机102和存储器装置150使用的用于读取和写入操作的数据。为存储数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等等。

处理器134可以控制存储器系统110的常规操作及响应于来自主机102的写入请求或读取请求控制用于存储器装置150的写入操作或读取操作。处理器134可以驱动被称为闪速转换层(FTL)的固件以控制存储器系统110的常规操作。处理器134可以用微处理器或中央处理单元(CPU)实现。

管理单元(未示出)可以包括在处理器134中，并且可以执行存储器装置150的坏块管理。管理单元可以找到对进一步使用处于令人不满意的状况的坏存储块，并对坏存储块执行坏块管理。当存储器装置150是闪速存储器时，例如NAND闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如编程操作期间，可能发生编程失败。在坏块管理期间，编程失败存储块或坏存储块的数据可被编程到新的存储块中。而且，由于编程失败的坏块也会使具有3D堆叠结构的存储器装置150的利用效率和存储器系统100的可靠性严重劣化，因此需要可靠的坏块管理。

图2是示出图1中示出的存储器装置150的示意图。

参照图2，存储器装置150可以包括多个存储块，例如，第0到第N-1存储块210至240。多个存储块210至240中的每一个可以包括多个页面，例如，2^M个页面(2^MPAGES)，本发明并不限于此数量。多个页面中的每一个可以包括多条字线电联接到其的多个存储器单元。

而且，根据可在每个存储器单元中存储或表达的位的数量，存储器装置150可以包括多个存储块，如单层单元(SLC)存储块和多层单元(MLC)存储块存储器单元。SLC存储块可以包括用每个能够存储1位数据的存储器单元实现的多个页面。MLC存储块可以包括用每个能够存储多位数据，例如2位或更多位数据，的存储器单元实现的多个页面。包括用每个能够存储3位数据的存储器单元实现的多个页面的MLC存储块可被定义为三层单元(TLC)存储块。

多个存储块210至240中的每一个可以在写入操作期间存储从主机装置102提供的数据，并且可以在读取操作期间向主机102提供所存储的数据。

图3是示出图1中示出的多个存储块152至156中的一个的电路图。

参照图3，存储器装置150的存储块152可以包括分别电联接到位线BL 0至BL m-1的多个单元串340。每一列的单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC 0至MC n-1可以在选择晶体管DST和SST之间串联地电联接。各个存储器单元MC 0至MC n-1可以由每个存储多位数据信息的多层单元(MLC)配置。串340可以分别电联接至对应的位线BL 0至BL m-1。参照图3，DSL表示漏极选择线，SSL表示源极选择线，CSL表示共源线。

尽管作为示例，图3示出由NAND闪速存储器单元配置的存储块152，但需要注意的是，根据本实施例的存储器装置150的存储块152不限于NAND闪速存储器，并且可以由NOR闪速存储器、其中组合有至少两种存储器单元的混合闪速存储器，或者控制器内置在存储芯片中的1-NAND闪速存储器实现。半导体装置的操作特性不仅可以应用于其中电荷存储层是由导电浮栅极配置的闪速存储器装置，还可以应用于其中电荷存储层由介电层配置的电荷撷取闪存(CTF)。

存储器装置150的电压供应块310可以提供根据操作模式待被供应到各个字线的字线电压，例如编程电压、读取电压和通过电压，以及待供应至体材料，例如形存储器单元形成在其中的阱区，的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可以生成多个可变读取电压以生成多个读取数据，在控制电路的控制下选择存储块之一或存储器单元阵列的扇区，选择所选择存储块的字线的一个，并且向所选择字线和未选择字线提供字线电压。

存储器装置150的读取/写入电路320可以被控制电路控制，并且可以根据操作模式用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以被用作用于从存储器单元阵列读取数据的读出放大器。而且，在编程操作期间，读取/写入电路320可以用作根据将被存储在存储器单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可以在编程操作期间接收来自缓冲器(未示出)的将被写入存储器单元阵列中的数据，并可以根据输入数据驱动位线。为此，读取/写入电路320可以包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322、324和326，以及包括在页面缓冲器322、324和326的每个中的多个锁存器(未示出)。

图4至图11是示出图1中示出的存储器装置150的示意图。

图4是示出图1中示出的存储器装置150的多个存储块152至156的实例的框图。

参照图4，存储器装置150可以包括多个存储块BLK 0至BLK N-1，存储块BLK 0至BLK N-1中的每个可以以三维(3D)结构或垂直结构实现。各个存储块BLK 0至BLK N-1可以包括在方向上延伸第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)上延伸的结构。

各个存储块BLK 0至BLK N-1可以包括在第二方向上延伸的多个NAND串NS。多个NAND串NS可以设置在第一方向和第三方向上。每个NAND串NS可以电联接到位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多条字线WL、至少一个虚拟字线DWL和共源线CSL。也就是说，各个存储块BLK 0至BLK N-1可以电联接到多条位线BL、多条源极选择线SSL、多条接地选择线GSL、多条字线WL、多条虚拟字线DWL，以及多条共源线CSL。

图5是图4中示出的多个存储块BLK 0至BLK N-1的一个存储块BLK i的立体图。图6是沿图5中示出的存储块BLK i的线I-I’截取的剖视图。

参照图5至图6，存储器装置150的多个存储块中的存储块BLK i可以包括在第一方向至第三方向上延伸的结构。

可以设置衬底5111。衬底5111可以包括掺杂有第一类型杂质的硅材料。衬底5111可以包括掺杂有p型杂质的硅材料或可以是P型阱，例如袋(pocket)p阱，并且包括围绕p型阱的n型阱。虽然假定衬底5111是p型硅时，需要注意的是衬底5111并不限于为p型硅。

在第一方向上延伸的多个掺杂区域5311至5314可以设置在衬底5111上方。多个掺杂区域5311至5314可以包含不同于衬底5111的第二类型杂质。多个掺杂区域5311至5314可以掺杂有n型杂质。虽然这里假定第一掺杂区域5311至第四掺杂区域5314是n型时，需要注意的是，第一掺杂区域5311至第四掺杂区域5314不限于为n型。

在第一掺杂区域5311和第二掺杂区域5312之间的衬底5311上方的区域中，在第一方向上延伸的多个介电材料5112可以在第二方向上顺序设置。介电材料5112和衬底5111可以在第二方向上以预定距离彼此隔开。介电材料5112可以在第二方向上以预定距离彼此隔开。介电材料5112可以包括诸如氧化硅的介电材料。

在第一掺杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，可以设置顺序设置在第一方向上且在第二方向上穿过介电材料5112的多个柱状物5113。多个柱状物5113可以分别穿过介电材料5112，且可以与衬底5111电联接。每个柱状物5113可以由多种材料配置。每个柱状物5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每个柱状物5113的表面层5114可以包括掺杂有与衬底5111相同类型杂质的硅材料。虽然这里假定每个柱状物5113的表面层5114可以包括p型硅，但是每个柱状物5113的表面层5114并不限于为p型硅。

每个柱状物5113的内层5115由介电材料形成。每个柱状物5113的内层5115可以由诸如氧化硅的介电材料填充。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，可以沿介电材料5112、柱状物5113和衬底5111的暴露表面设置介电层5116。介电层5116的厚度可以小于介电材料5112的之间的距离的一半。换句话说，其中设置有不同于介电材料5112和介电层5116的材料的区域可以设置在(i)设置在介电材料5112的第一介电材料的下表面的介电层5116和(ii)设置在介电材料5112的第二介电材料的上表面上方的介电层5116之间。介电材料5112位于第一介电材料之下。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，导电材料5211至5291可以设置在介电材料5116中暴露表面上方。在第一方向上延伸的导电材料5211可以设置在邻近衬底5111的介电材料5112和衬底5111之间。尤其是，在第一方向上延伸的导电材料5211可以设置在(i)设置在衬底5111上方的介电层5116和(ii)设置在与衬底5111邻近的介电材料5112的下表面的介电层5116之间。

在第一方向上延伸的导电材料可以设置在(i)设置在介电材料5112中的一个的上表面上方的介电层5116和(ii)设置在介电材料5112中的另一个介电材料的下表面的介电层5116之间，该介电材料5112中的另一个介电材料设置在某个介电材料5112上方。在第一方向上延伸的导电材料5221至5281可以设置在介电材料5112之间。在第一方向上延伸的导电材料5291可以设置在最上层介电材料5112上方。在第一方向上延伸的导电材料5211至5291可以是金属材料。在第一方向上延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可以设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可以设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序布置且在第二方向上穿过介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料5212至5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可以设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可以设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序布置且在第二方向上穿过介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116、以及在第一方向上延伸的多个导电材料5213至5293。

漏极5320可以分别设置在多个柱状物5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n型杂质的硅材料。虽然为了方便说明假定漏极5320包括n型硅，需要注意的是，漏极5320并不限于为n型硅。例如，每个漏极5320的宽度可以大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘的形状设置在每个对应的柱状物5113的上表面上方。

在第三方向上延伸的导电材料5331至5333可以设置在漏极5320上方。导电材料5331至5333可以在第一方向上顺序设置。各个导电材料5331至5333可以与对应区域的漏极5320电联接。漏极5320与在第三方向上延伸的导电材料5331至5333可以通过接触插塞电联接。在第三方向上延伸的导电材料5331至5333可以是金属材料。在第三方向上延伸的导电材料5331至5333可以是诸如多晶硅的导电材料。

在图5和图6中，各个柱状物5113可以与介电层5116以及在第一方向上延伸的导电材料5211至5291、5212至5293和5213至5293一起形成串。各个柱状物5113可以与介电层5116以及在第一方向上延伸的导电材料5211至5291、5212至5293和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。

图7是图6中示出的晶体管结构TS的剖视图。

参照图7，在图6中示出的晶体管结构TS中，介电层5116可以包括第一子介电层至第三子介电层5117、5118和5119。

在每个柱状物5113中的p型硅的表面层5114可以用作主体(body)。与柱状物5113邻近的第一子介电层5117可以用作隧穿介电层，并且可以包括热氧化层。

第二子介电层5118可以用作电荷存储层。第二子介电层5118可以用作电荷捕获层，且可以包括氮化物层或诸如氧化铝层、氧化铪层等的金属氧化物层。

与导电材料5233邻近的第三子介质层5119可以用作阻挡介电层。与在第一方向上延伸的导电材料5233邻近的第三子介质层5119可以形成为单层或多层。第三子介电层5119可以是诸如氧化铝层、氧化铪层等等的高k介电层，其具有比第一子介电层5117和第二子介电层5118更大的介电常数。

导电材料5233可以用作栅极或控制栅极。也就是说，栅极或控制栅极5233、阻挡介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可以形成一个晶体管或存储器单元晶体管结构。例如，第一子介电层5117至第三子介电层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为方便说明起见，在每个柱状物5113中的p型硅的表面层5114被称为第二方向上的主体。

存储块BLK i可以包括多个柱状物5113。即，存储块BLK i可以包括多个NAND串NS。具体地，存储块BLK i可以包括在第二方向或垂直于衬底5111的方向上延伸的NAND串NS。

每个NAND串NS可以包括在第二方向上设置的晶体管结构TS。每个NAND串NS的多个晶体管结构TS的至少一个可以用作串源晶体管SST。每个NAND串NS的多个晶体管结构TS的至少一个可以用作接地选择晶体管GST。

栅极或控制栅极可以对应于在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293。换句话说，栅极或控制栅极可以在第一方向上延伸，且形成字线和至少两条选择线、至少一个源极选择线SSL和至少一个接地选择线GSL。

在第三方向上延伸的导电材料5331至5333可以电联接到NAND串NS的一端。在第三方向上延伸的导电材料5331至5333可以用作位线BL。也就是说，在存储块BLK i中，多个NAND串NS可以电联接到一个位线BL。

在第一方向上延伸的第二类型掺杂区5311至5314可以设置到NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区5311至5314可以用作共源线CSL。

即，存储块BLK i可以包括在垂直于衬底5111的方向例如第二方向上延伸的多个NAND串NS，且可以用作例如电荷捕获型存储器的NAND闪速存储块，其中多个NAND串NS电耦合联接至一个位线BL。

尽管在图5至图7中示出在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293设置有9层，需要注意的是，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293并不限于设置有9层。例如，在第一方向上延伸的导电材料可以设置有8层、16层或任何多层。换句话说，在一个NAND串NS中，晶体管的数量可以是8个、16个或更多。

尽管在图5至图7中示出3个NAND串NS电联接到一个位线BL上，需要注意的是，实施例并不限于电联接到一个位线BL的是3个NAND串NS。在存储块BLK i中，m个NAND串NS可以电联接到一个位线BL，m是正整数。根据电联接到一个位线BL的NAND串NS的数目，也可以控制在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的数目和共源线5311至5314的数目。

进一步地，尽管在图5至图7中示出3个NAND串NS电联接到一个在第一方向上延伸的导电材料，需要注意的是，实施例不限于3个NAND串NS电联接到一个在第一方向上延伸的导电材料。例如，n个NAND串NS可以电联接至一个在第一方向上延伸的导电材料，n是正整数。根据电联接到一个在第一方向上延伸的导电材料的NAND串NS的数目，也可以控制位线5331至5333的数目。

图8是示出具有参照图5至图7描述的第一结构的存储块BLK i的等效电路图。

参照图8，在具有第一结构的存储块BLK i中，NAND串NS11至NS31可以设置在第一位线BL 1和共源线CSL之间。第一位线BL 1可以对应于图5和图6中在第三方向上延伸的导电材料5331。NAND串NS 12至NS 32可以设置在第二位线BL 2和共源线CSL之间。第二位线BL 2可以对应于图5和图6中在第三方向上延伸的导电材料5332。NAND串NS 13至NS 33可以设置在第三位线BL 3和共源线CSL之间。第三位线BL 3可对应于图5和图6中在第三方向上延伸的导电材料5333。

每个NAND串NS的源极选择晶体管SST可以电联接到一个对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电联接到共源线CSL。存储器单元MC可以设置在每个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。

在本实例中，NAND串NS可以由行和列的单元定义，且电联接至一个位线的NAND串NS可以形成一列。电联接至第一位线BL 1的NAND串NS 11至NS 31可以对应于第一列，电联接至第二位线BL 2的的NAND串NS 12至NS 32可以对应于第二列，电联接至第三位线BL 3的NAND串NS 13至NS 33可以对应于第三列。电联接至一个源极选择线SSL的NAND串NS可以形成一行。电联接至第一源极选择线SSL 1的NAND串NS 11至NS 13可以形成第一行，电联接至二源极选择线SSL 2的NAND串NS 21至NS 23可以形成第二行，电联接至第三源极选择线SSL 3的NAND串NS 31至NS 33可以形成第三行。

在每个NAND串NS中，可以定义高度。在每个NAND串NS中，邻近于接地选择晶体管GST的存储器单元MC 1的高度可以是值“1”。在每个NAND串NS中，当从衬底5111起测量时，存储器单元的高度可以随着存储器单元越接近源极选择晶体管SST而增加。在每个NAND串NS中，邻近源极选择晶体管SST的存储器单元MC 6的高度可以是7。

在同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可以分别电联接到不同的源极选择线SSL 1、SSL 2和SSL 3。

在同一行中的NAND串NS中的相同高度处的存储器单元可以共享字线WL。也就是说，在相同的高度处，电联接到在不同行中的NAND串NS的存储器单元MC的字线WL可以电联接。相同行的NAND串NS中的相同高度处的虚拟存储器单元DMC可以共享虚拟字线DWL。即，在相同高度或水平处，电联接到不同行中的NAND串NS的虚拟存储器单元DMC的虚拟字线WDL可以电联接。

位于相同水平、高度或层的字线WL或虚拟字线DWL可以在设置有在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电联接。在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触部共同电联接到上层。在上层，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以电联接。换句话说，在相同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。进一步，在不同行的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。也就是说，NAND串NS 11至NS 13、NS 21至NS 23和NS 31至NS 33可以电联接到接地选择线GSL。

源极共源极线CSL可以电联接到NAND串NS。在有源区域上方和衬底5111上方，第一掺杂区域5311至第四掺杂区域5314可以电联接。第一掺杂区域5311至第四掺杂区域5314可以通过接触部电联接到上层，且在上层，第一掺杂区域5311至第四掺杂区域5314可以电联接。

即，如图8示出的，相同高度或水平的字线WL可以电联接。因此，当选择在某一高度处的字线WL时，可以选择电联接到字线WL的所有的NAND串NS。在不同行中的NAND串NS可以电联接到不同的源极选择线SSL。因此，在电联接到相同字线WL的NAND串NS中，通过选择源极选择线SSL 1至SSL 3中的一个，在未选择行中的NAND串NS可以与位线BL 1至BL 3电绝缘。换句话说，通过选择源极选择线SSL 1至SSL3中的一个，可以选择一行NAND串NS。而且，通过选择位线BL 1至BL 3中的一个，在选择行中的NAND串NS可以以列单元被选择。

在每个NAND串NS中，可以设置虚拟存储器单元DMC。在图8中，虚拟存储器单元DMC可以设置在每个NAND串NS中的第三存储器单元MC 3和第四存储器单元MC 4之间。也就是说，第一存储器单元MC 1至第三存储器单元MC 3可以设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四存储器单元MC 4至第六存储器单元MC 6可以设置在虚拟存储器单元DMC和源极选择晶体管SST之间。每个NAND串NS的存储器单元MC可以通过虚拟存储器单元DMC被划分到存储器单元组中。在划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元，例如，MC 1至MC 3，可以被称为下部存储器单元组，且邻近串选择晶体管SST的存储器单元，例如，MC 4至MC 6，可以被称为上部存储器单元组。

在下文中，将参照图9至图11进行详细描述，图9至11示出了根据实施例的存储器系统中的用不同于第一结构的三维(3D)非易失性存储装置实现的存储器装置。

图9是用不同于上面参照图5至图8所描述的第一结构的三维(3D)非易失性存储器装置实现的存储器装置的立体图，并示出图4的多个存储块的存储块BLK j。图10是示出沿图9的线VII-VII’截取的存储块BLK j的剖视图。

参照图9和图10，图1中存储器装置150的多个存储块中的存储块BKL j可以包括在第一方向至第三方向上延伸的结构。

可以设置衬底6311。例如，衬底6311可以包括掺杂有第一类型杂质的硅材料。例如，衬底6311包括掺杂有p型杂质的硅材料，或可以是p型阱，例如袋(pocket)p阱，并且包括围绕p型阱的n型阱。尽管为方便说明起见，在实施例中假定衬底6311为p型硅，需要注意的是，衬底6311不限于为p型硅。

在x轴方向和y轴方向上延伸的第一导电材料6321至第四导电材料6324设置在衬底6311上方。第一导电材料6321至第四导电材料6324可以在z轴方向上以预定距离隔开。

在x轴方向和y轴方向上延伸的第五导电材料6325至第八导电材料6328可以设置在衬底6311上方。第五导电材料6325至第八导电材料6328可以在z轴方向上以预定距离隔开。第五导电材料6325至第八导电材料6328可以在y轴方向上与第一导电材料6321至第四导电材料6324隔开。

可以设置穿过第一导电材料6321至第四导电材料6324的多个下部柱状物DP。每个下部柱状物DP在z轴方向上延伸。而且，可以设置穿过第五导电材料6325至第八导电材料6328的多个上部柱状物UP。每个上部柱状物UP在z轴方向上延伸。

下部柱状物DP和上部柱状物UP的每个可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡介电层、电荷存储层和隧穿介电层。

下部柱状物DP和上部柱状物UP可以通过管栅PG电联接。管栅PG可以设置在衬底6311中。例如，管栅PG可以包括与下部柱状物DP和上部柱状物UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可以设置在下部柱状物DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作共源线CSL。

漏极6340可以设置在上部柱状物UP上方，漏极6340可以包括n型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可以设置在漏极6340上方。

第一上部导电材料6351和第二上部导电材料6352可以在x轴方向上隔开。第一上部导电材料6351和第二上部导电材料6352可以由金属形成。第一上部导电材料6351和第二上部导电材料6352与漏极6340可以通过接触插塞电联接。第一上部导电材料6351和第二上部导电材料6352分别用作第一位线BL 1和第二位线BL 2。

第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚拟字线DWL 1，第三导电材料6323和第四导电材料6324分别用作第一主字线MWL 1和第二主字线MWL 2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL 3和第四主字线MWL 4，第七导电材料6327可以用作第二虚拟字线DWL 2，第八导电材料6328可以用作漏极选择线DSL。

下部柱状物DP和邻近于下部柱状物DP的第一导电材料6321至第四导电材料6324形成下部串。上部柱状物UP和邻近于上部柱状物UP的第五导电材料6325至第八导电材料6328形成上部串。下部串和上部串可以通过管栅PG电联接。下部串的一端可以电联接到用作共源线CSL的第二类型的掺杂材料6321。上部串的一端可以通过漏极6340电联接到对应的位线。一个下部串和一个上部串形成一个在用作共源线CSL的第二类型的掺杂材料6312和用作位线BL的上部导电材料6351和6352中对应的一个之间电联接的单元串。

也就是说，下部串可以包括源极选择晶体管SST、第一虚拟存储器单元DMC 1、第一主存储器单元MMC 1和第二主存储器单元MMC2。上部串可以包括第三主存储器单元MMC 3、第四主存储器单元MMC4、第二虚拟存储器单元DMC 2和漏极选择晶体管DST。

在图9和图10中，上部串和下部串可以形成一个NAND串NS，且NAND串NS可以包括多个晶体管结构TS。由于如上参照图7详细描述了包括在图9和图10中的NAND串NS中的晶体管结构，所以在此将省略对其的详细描述。

图11是具有如上参照图9和图10描述的第二结构的存储块BLK j的等效电路的电路图。为方便说明起见，仅示出在第二结构中的存储块BLK j中形成一对的第一串和第二串。

参照图11，在存储器装置150的多个块中的具有第二结构的存储块BLKj中，单元串可以以定义多个对的方式设置，其中单元串的每个用如上参照图9和图10描述的通过管栅PG电联接的一个上部串和一个下部串来实现。

即，在具有第二结构的某个存储块BLK j中，存储器单元CG 0至CG 31沿第一沟道CH 1(未示出)堆叠，例如，至少一个源极选择栅SSG 1和至少一个漏选择栅DSG 1可以形成第一串ST 1，及存储器单元CG 0至CG 31沿第二沟道CH 2(未示出)堆叠，例如，至少一个源极选择栅SSG 2和至少一个漏选择栅DSG 2可以形成第二串ST 2。

第一串ST 1和第二串ST 2可以电联接到相同的漏选择线DSL和相同的源极选择线SSL。第一串ST 1可以电联接到第一位线BL 1，第二串ST 2可以电联接到第二位线BL 2。

尽管在图11中描述第一串ST 1和第二串ST 2电联接到相同的漏极选择线DSL和相同的源极选择线SSL，但可以设想到第一串ST 1和第二串ST 2可以电联接到相同的源极选择线SSL和相同的位线BL，第一串ST 1可以电联接到第一漏极选择线DSL 1并且第二串ST 2可以电联接到第二漏极选择线DSL 2。可以进一步设想到第一串ST 1和第二串ST 2可以电联接到相同的漏极选择线DSL和相同的位线BL，第一串ST 1可以电联接到第一源极选择线SSL 1并且第二串ST 2可以电联接到第二源极选择线SSL 2。

下文中，根据本发明的实施例，提供对存储器系统中的存储器装置的数据处理。更具体地，将参照图12和图13详细描述一种用于将数据编程到存储器装置的情况的数据处理操作。图12是示意性示出根据本发明实施例的图1的存储器系统110的操作方法的简图。

以下，作为示例，将对在更新和重新编程存储器装置150的编程数据的情况下的数据处理进行描述。

当写入命令连同对于先前编程数据的新写入数据被提供时，随着新写入数据被写入到与先前编程数据相同的存储块的另一个页面中，更新程序被执行。因此，先前编程数据变成无效数据，并且存储先前编程数据的页面变成无效页面。

例如，响应于第一写入命令，控制器130将第一写入数据存储在包括在存储器144的缓冲器中并通过将缓冲器的第一写入数据存储到第一存储块的第一页面中执行编程操作。当控制器130接收用于与存储在第一存储块的第一页面中的第一写入数据相对应的第二写入数据的第二写入命令时，控制器130通过将第二写入数据存储到第一存储块的第二页面中或第二存储块的第一页面中执行编程操作。在这种情况下，第一存储块的第一页面中存储的第一写入数据被作为无效数据，并且因此第一存储块的第一页面变成无效页面。使第一写入数据无效的第二写入数据的编程被称为更新编程操作。

存储器系统110可以对存储块执行垃圾收集(GC)操作。例如，在GC操作期间，控制器130复制编程完成的存储块(也被称作封闭存储块)中的所有有效页面的有效数据，并且将复制的有效数据存储到另一个存储块，该存储块是开放的(具有一个或多个没有写入数据的页面)，或者，是空存储块(即，其所有页面未写入数据的存储块)。在将封闭存储块的所有有效页面复制到另一个开放存储块或空存储块后，然后存储器系统可以通过擦除封闭存储块生成空存储块。因此，存储器系统110可以通过对封闭存储模块的一个或更多有效页面执行GC操作生成空存储块。更重要的是，通过根据每个封闭存储块的有效页面计数(VPC)对多个封闭存储块的无效页面执行GC，存储器系统可以以更有效的方式对GC操作进行优先顺序排列。每个封闭存储块的VPC值指示封闭存储块中的有效页面的数目。

在实施例中，根据一个或多个封闭存储块的VPC值与参考VPC值的偏差，可以对存储器装置150的一个或多个封闭存储块执行GC操作。例如，参考VPC值可以是所有封闭存储块的平均VPC值，且存储器系统可以仅对具有小于或等于平均VPC值的VPC值的封闭存储块执行GC。存储器系统可以从具有最低VPC值的封闭存储块开始以VPC值的递增顺序的顺序方式执行GC操作。

参照图12，控制器130将写入数据缓存在包括在存储器144中的缓冲器中，且之后将缓存的写入数据编程到多个存储块1220至1270中的一个。

在本发明的实施例中，当对存储在存储块中的数据执行更新程序时，控制器130识别经过更新程序的封闭存储块的有效页面，并且生成指示包括在封闭存储块中的有效页面的数目的VPC值VPC(1214)的列表1210。在列表1210中的每个索引(index)1212对应于一个封闭存储块。例如，VPC列表1210，可以存储于存储器144中。根据VPC列表1210中封闭存储块的VPC值，控制器130对一个或多个封闭存储块执行GC操作。在GC操作期间，控制器130根据封闭存储块的VPC值从VPC列表中的封闭存储块中选择一个源存储块，将源存储块中的有效数据复制到目标存储块，并且通过对源存储块执行擦除操作将源存储块清空使其变成空存储块。例如，控制器130可以从封闭存储块中选择具有最低VPC值或具有与平均VPC值的最大偏差或具有预设阈值的封闭存储块作为源存储块。可以同时选择不只一个源存储块。例如，存储器130可以选择在VPC列表中具有小于阈值的VPC值的封闭存储块作为源存储块。或者也例如，存储器130可以选择包括在VPC列表1210中的存储块中的具有最小VPC值的预定数目的封闭存储块作为源存储块。

在所说明的实施例中，假定存储器装置150的第0块1220至第9块1265是封闭存储块，且第i块1270是目标存储块。

更具体地，控制器130检测封闭存储块(例如，第0块1220至第9块1265)的有效页面，且生成带有指示第0块1220至第9块1265的索引1212的VPC列表1210。

如图12所示，第0块1220至第9块1265各自的VPC值1214存储在VPC列表1210中。每个VPC值被指引有第0块1220至第9块1265中对应的一个。例如，第0块1220的VPC值是“70(VPC＝70)”，第1块1225的VPC值是“100(VPC＝100)”，第2块1230的VPC值是“130(VPC＝130)”，第4块1240的VPC值是“450(VPC＝450)”，第5块1245的VPC值是“220(VPC＝220)”，第6块1250的VPC值是“2600(VPC＝2600)”，第7块1255的VPC值是“3100(VPC＝3100)”，第8块1260的VPC值是“3700(VPC＝3700)”，第9块1265的VPC值是“4600(VPC＝4600)”。

基于VPC列表1210中的VPC值1214，可以对封闭存储块(即，第0块1220至第9块1265)执行GC操作。

假定在VPC列表中封闭存储块的平均VPC值为“1500”。

在一个实施例中，控制器130可以检测第0块1220至第9块1265的VPC值1214与在VPC列表1210中所有VPC值的平均VPC值的偏差。

在另一个实施例中，控制器130可以检测封闭存储块1220至1265的VPC值1214与参考值的偏差，例如该参考值可以是在VPC值1214中最小的VPC值。在该实施例中，控制器在确定最小VPC值作为参考值后，然后控制器可以检测与参考值之间的偏差，并基于与参考VPC值的偏差选择源存储块。当参考值为最小VPC值时，控制器可以选择具有最小存储值的存储块作为源存储块，并且也可以基于源存储器单元的预设总数选择具有与参考VPC值最小偏差的一个或更多附加存储块，或者选择那些具有与参考VPC值的偏差小于阈值偏差的存储器单元。

在一个实施例中，用于封闭存储块1220至1265的VPC值1214的偏差的参考VPC值可以是封闭存储块1220至1265(即，在VPC列表中的存储块)的平均VPC值(即，“1500”)。在这种情况下，控制器130可以选择具有小于平均VPC值的VPC值的所有存储块作为源存储块。

在一个实施例中，在封闭存储块1220至1265中的具有小于阈值VPC值的VPC值的存储块可以被选择作为用于GC操作的源存储块。

在一个实施例中，在具有小于平均VPC值(即，“1500”)的VPC值的封闭存储块1220至1265中的存储块可以被选择作为用于GC操作的源存储块。

在一个实施例中，在封闭存储块1220至1265中的具有最小VPC值的预定数量的存储块可以被选择作为用于GC操作的源存储块。

如上所述，在GC操作期间，控制器130根据VPC值或VPC值与参考值的偏差从封闭存储块1220至1265中选择源存储块，例如，在VPC列表1210中封闭存储块的最小VPC值，将源存储块的有效数据复制到目标存储块(即，第i块1270)，并且通过对源存储块执行擦除操作清空源存储块使其变成空存储块。

当用于封闭存储块1220至1265的VPC值1214的偏差的参考VPC值是VPC值1214中的最小VPC值(例如，图12示出的实例中的第0块1220的VPC值“70”)时，控制器130检测第0块1220至第9块1265各自的VPC值的偏差“0”,“30”,“60”,“160”,“380”,“150”,“2530”,“3030”,“3630”,和“4530”。

在实施例中，控制器130可以在封闭存储块1220至1265中选择具有与参考VPC值的VPC值偏差小于阈值VPC偏差(例如，“500”)的存储块作为用于GC操作的源存储块。

在可替换的实施例中，控制器130可以在封闭存储块1220至1265中仅选择具有基于参考VPC值(其为在图12的实例中的最小VPC值“70”)的最小VPC值偏差的预定数目(例如，3)的存储块作为用于GC操作的源存储块，例如，分别具有VPC值的偏差“0”、“30”和“60”的第0块1220至第2块1230。

当用于封闭存储块1220至1265的VPC值1214的偏差的参考VPC值是封闭存储块1220至1265的平均VPC值(即平均VPC值“1500”)时，控制器130检测各个第0块1220至第9块1265的VPC值的偏差为“-1430”、“-1400”、“-1370”、“-1270、“-1150”、“-1280”、“+1100”、“+1600”、“+2200”和“+3100”。

然后控制器130在封闭存储块1220至1265中选择具有基于平均VPC值(即，“1500”)的负VPC值偏差的存储块作为用于GC操作的源存储块，即分别具有VPC值的偏差“-1430”、“-1400”、“-1370”、“-1270”、“-1150”、和“-1280”的第0块1220至第5存储块1245。

可选地，在效率可能较低的实施例中，控制器130可以在封闭存储块1220至1265中选择VPC值偏差小于平均VPC值(即，“1500”)的存储块作为用于GC操作的源存储块，分别具有VPC值的偏差“-1430”、“-1400”、“-1370”、“-1270”、“-1150”和“-1280”的第0块1220至第5块1245可以被选择作为源存储块。

当控制器130在封闭存储块1220至1265中选择具有最小VPC值偏差的预定数目(例如，3)的存储块作为用于GC操作的源存储块时，分别具有VPC值的偏差“1430”、“-1400”和“-1370”的第0块1220至第2块1230可以被选择作为源存储块。

以这种方式，在一个实施例中，存储块1220至1265中的具有VPC值偏差且满足预定条件的存储块可以被选择作为用于GC操作的源存储块，所述VPC值偏差基于参考VPC值(例如，在VPC列表1210中的VPC值1214中的最低VPC值、任意预设的阈值VPC值、或在VPC列表1210中的VPC值1214的平均VPC值)获得，所述预定条件，例如，小于阈值VPC偏差的VPC值偏差、或平均VPC值、或预定数目的具有最小VPC值偏差的封闭存储块。

图13是根据本发明实施例的存储器系统110的数据处理操作的流程图。

参考图13，在步骤1310中，检测存储器装置150的各个封闭存储块1220至1265的VPC和VPC值的偏差。在一个实施例中，用于封闭存储块1220至1265的VPC值1214的偏差的参考VPC值可以是VPC值1214中的最低VPC值。在一个实施例中，用于封闭存储块1220至1265的VPC值1214的偏差的参考VPC值可以是封闭存储块1220至1265的平均VPC值(即，“1500”)。在另一个实施例中，参考VPC值可以是任意预设的VPC值。

在步骤1320中，在封闭存储块1220至1265中，通过考虑用于执行垃圾收集的VPC值偏差选择源存储块和目标存储块(例如，第i块1270)。在一个实施例中，封闭存储块1220至1265中的具有小于阈值VPC偏差(例如，“500”)的VPC值偏差的一个或更多封闭存储块可以被选择作为用于GC操作的源存储块。在一个实施例中，封闭存储块1220至1265中具有小于平均VPC值(例如，“1500”)的VPC值偏差的一个或更多封闭存储块可以被选择作为用于GC操作的源存储块。在另一个实施例中，封闭存储块1220至1265中的具有最小VPC值偏差(例如，三个最小VPC值偏差)的预定数目(例如，3)的封闭存储块可以被选择作为用于GC操作的源存储块。在另一个实施例中，封闭存储块1220至1265中的具有小于预设阈值VPC值(例如，“1000”)的VPC值偏差的一个或更多封闭存储块可以被选择作为用于GC操作的源存储块。

其后，在步骤1330中，对选择的存储块执行垃圾收集。在GC操作期间，控制器130将选择的源存储块的有效数据复制到目标存储块(即，第i块1270)，且通过对源存储块的每个执行擦除操作将源存储块清空使其成为空存储块。

就这一点而言，对用于存储器装置的存储块的VPC和VPC值偏差(即，用于存储块的参数和参数偏差)的检测操作，通过考虑检测的参数和参数偏差选择源存储块的操作，及对存储器装置中存储块执行垃圾收集的操作已经参考图12进行描述，因此，其详细解释将被省略。

如上所述，根据实施例的存储器系统及其操作方法，使存储器系统的复杂性和性能退化最小化以及存储器装置的使用效率最大化成为可能，因此使快速和稳定地处理数据成为可能。

尽管为说明的目的已经描述了各种实施例，但是在不偏离由如权利要求限定的本发明的精神和/或范围的情况下可以做出各种变化和修改，这对于本领域技术人员是显而易见的。

例如，尽管本发明已经主要描述使用VPC值和所述VPC值相对于参考VPC值的偏差，但是可以使用直接或间接指示封闭存储块中的有效页面的数目的封闭存储块的其他参数。