一种并行运算器及并行运算系统的制作方法

本实用新型涉及电力系统仿真技术领域，更具体地说，涉及一种并行运算器及并行运算系统。

背景技术：

随着智能电网的普及，微电网成为电力系统的重要组成部分，其通常经电力电子变流器、滤波电路和隔离变压器进行并网。为保证电力系统安全运行，电力系统实时仿真已成为进行电力系统试验研究、规划设计、调度运行和状态安全评估的重要工具。

而在电力系统的实时仿真过程中，通常需要进行大量的运算。现有技术中用于实现电力系统仿真过程中运算的装置，通常是按照数学表达式依次进行每步计算的，如数学表达式为y＝ax₁+bx₂，则将a、b、x₁及x₂作为运算装置的输入，运算装置依次计算ax₁、bx₂及ax₁+bx₂，最终输出y。但是，由于在电力系统的实时仿真过程中，需要的运算量较大，如果均按照上述方式进行对其进行依次计算，则会导致运算速度较慢。

综上所述，现有技术中用于在电力系统的仿真过程中实现运算功能的运算工具存在运算速度较慢的问题。

技术实现要素：

本实用新型的目的是提供一种并行运算器及并行运算系统，以解决现有技术中用于在电力系统的仿真过程中实现运算功能的运算工具存在的运算速度较慢的问题。

为了实现上述目的，本实用新型提供如下技术方案：

一种并行运算器，包括除法器、第一乘法器、第二乘法器、第一加法器、第二加法器、第一选择器至第五选择器、第一数据输入口至第十数据输入口、第一数据输出口至第五数据输出口，其中：

第四数据输入口及第五数据输入口与所述除法器的输入端连接，所述除法器的输出端分别与第一选择器、第二选择器及第一数据输出口连接；所述第一选择器的输入端与第六数据输入口连接，输出端及第七数据输入口均与第一乘法器连接，第一乘法器的输出端分别与第三选择器、第四选择器及第三数据输出口连接；第三选择器的输入端与第九数据输入口连接，输出端与第十数据输入口均与第一加法器的输入端连接，第一加法器的输出端与第五数据输出口连接；第四选择器的输入端与第八数据输入口连接，输出端与第五选择器的输出端均与第二加法器的输入端连接，第二加法器的输出端与第四数据输出口连接；第二选择器的输入端与第三数据输入口连接，输出端与第二数据输入口均与第二乘法器的输入端连接，第二乘法器的输出端与第二数据输出口连接的同时与第一数据输入口均与第五选择器的输入端连接。

优选的，还包括实时电压值输入口、基准电压输入口、电压比较器及电压判决结果输出口，其中：

所述实时电压值输入口与所述基准电压输入口均与所述电压比较器的输入端连接，所述电压比较器的输出端与所述电压判决结果输出口连接。

优选的，还包括非线性数据输入口、线段基准输入口、非线性判决器及线段结果输出口，其中：

所述非线性数据输入口及所述线段基准输入口均与所述非线性判决器的输入端连接，所述非线性判决器基于所述非线性数据输入口输入的非线性数据与所述线段基准输入口输入的线段基准得出所述非线性数据所处线段的线段结果，将该线段结果输出至与所述非线性判决器连接的线段结果输出口。

优选的，还包括：

由对应数据存储器中获取待计算数据的读数据控制电路；

与所述读数据控制电路连接，控制所述待计算数据由所述第一数据输入口至第十数据输入口进行输入的总控制电路。

优选的，所述总控制电路基于对应选择基准控制与所述总控制电路分别连接的所述第一选择器至第五选择器工作。

优选的，还包括：

将由分别与之连接的所述电压判决结果输出口、所述线性结果输出口、所述第一数据输出口至第五数据输出口获取的输出数据写入对应数据存储器的写数据控制电路。

优选的，所述读数据控制电路对应的数据存储器包括两个存储器组，其中每个存储器组包括两个基于该存储器组对应仿真步长采用乒乓操作的交互方法实现读取外部数据的存储器；所述写数据控制电路对应的数据存储器包括两个存储器组，其中每个存储器组包括两个基于该存储器组对应仿真步长采用乒乓操作的交互方法实现向外部数据写入的存储器。

优选的，还包括：

将由分别与之连接的所述电压判决结果输出口、所述线性结果输出口、所述第一数据输出口至第五数据输出口获取的输出数据进行显示的显示器。

一种并行运算系统，应用于多速率硬件在环的实时仿真，包括多个如上任一项所述的并行运算器，其中，每两个所述并行运算器之间通过四口寄存器组共享的方式实现通讯连接。

本实用新型提供了一种并行运算器，该并行运算器包括除法器、第一乘法器、第二乘法器、第一加法器、第二加法器、第一选择器至第五选择器、第一数据输入口至第十数据输入口、第一数据输出口至第五数据输出口，其中：第四数据输入口及第五数据输入口与所述除法器的输入端连接，所述除法器的输出端分别与第一选择器、第二选择器及第一数据输出口连接；所述第一选择器的输入端与第六数据输入口连接，输出端及第七数据输入口均与第一乘法器连接，第一乘法器的输出端分别与第三选择器、第四选择器及第三数据输出口连接；第三选择器的输入端与第九数据输入口连接，输出端与第十数据输入口均与第一加法器的输入端连接，第一加法器的输出端与第五数据输出口连接；第四选择器的输入端与第八数据输入口连接，输出端与第五选择器的输出端均与第二加法器的输入端连接，第二加法器的输出端与第四数据输出口连接；第二选择器的输入端与第三数据输入口连接，输出端与第二数据输入口均与第二乘法器的输入端连接，第二乘法器的输出端与第二数据输出口连接的同时与第一数据输入口均与第五选择器的输入端连接。通过本申请公开的上述并行运算器，可以并行执行对应的加减乘除运算，无需像现有技术中一样对数学表达式依次进行每步计算，由此，大大提高了运算器的运算速度；且将该并行运算器用于电力系统的仿真过程中时，能够满足仿真过程中并行性的要求，有力提升了实时仿真的计算能力和仿真规模。本实用新型还提供了一种并行运算系统，该并行运算系统包括多个并行运算器，且每两个所述并行运算器之间通过四口寄存器组共享的方式实现通讯连接。与上述并行运算器相对应，该并行运算系统也具有并行运算器具有的上述优点，同时还能够实现不同并行运算器之间的数据共享，进而加大了数据传输流量。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本实用新型实施例提供的一种并行运算器的第一种结构示意图；

图2为本实用新型实施例提供的一种并行运算器的第二种结构示意图；

图3为本实用新型实施例提供的一种并行运算系统的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

请参阅图1，其示出了本实用新型实施例提供的一种并行运算器的结构示意图，在该结构示意图中，符号为÷的器件表示除法器，符号为MUX1的器件表示第一选择器，符号为MUX2的器件表示第二选择器，符号为MUX3的器件表示第三选择器，符号为MUX4的器件表示第四选择器，符号为MUX5的器件表示第五选择器，符号为X1的器件表示第一乘法器，符号为X2的器件表示第二乘法器，符号为+1的器件表示第一加法器，符号为+2的器件表示第二加法器；另外，该图中每个选择器对应的两个输入端均标示有对应的0和1，表示该选择器由1对应的输入及0对应的输入中选取其中之一作为输出，当然，0和1在图1中的标示仅仅为本发明的一种具体实施方式，还可以根据实际需要进行其他设置，如将图1中同一选择器的1和0互换位置等，均在本发明的保护范围之内。具体来说，本发明实施例提供的上述并行运算器可以包括除法器、第一乘法器、第二乘法器、第一加法器、第二加法器、第一选择器至第五选择器、第一数据输入口至第十数据输入口、第一数据输出口至第五数据输出口，其中：

第四数据输入口及第五数据输入口与除法器的输入端连接，除法器的输出端分别与第一选择器、第二选择器及第一数据输出口连接；第一选择器的输入端与第六数据输入口连接，输出端及第七数据输入口均与第一乘法器连接，第一乘法器的输出端分别与第三选择器、第四选择器及第三数据输出口连接；第三选择器的输入端与第九数据输入口连接，输出端与第十数据输入口均与第一加法器的输入端连接，第一加法器的输出端与第五数据输出口连接；第四选择器的输入端与第八数据输入口连接，输出端与第五选择器的输出端均与第二加法器的输入端连接，第二加法器的输出端与第四数据输出口连接；第二选择器的输入端与第三数据输入口连接，输出端与第二数据输入口均与第二乘法器的输入端连接，第二乘法器的输出端与第二数据输出口连接的同时与第一数据输入口均与第五选择器的输入端连接。

其中，第一数据输入口至第十数据输入口即对应待计算数据的输入口，而对应的第一数据输出口至第五数据输出口即对应利用上述运算器件对待计算数据进行计算所得结果的输出口。除法器对应的除数及被除数的确定可以根据实际需要进行确定，如可以确定第五数据输入口输入的数据为除数，由此，实现该除法器对应的除法运算。通过上述技术方案，可以实现如表1所示的实现9种基本运算。具体来说，以运算式F＝A*B+C举例进行说明，可以控制第二乘法器的输入端分别输入A和B，第五选择器选取出第二乘法器输出的数即A*B，将该数输出至第二加法器，并控制第二加法器的另一个输入端输入数据为C即可实现；再如将第一数据输入口至第十数据输入口对应输入的待计算数据分别表示为x₀至x₉，第一数据输出口至第五数据输出口对应输出的数据分别表示为y₀至y₄，当每个选择器的两个输入端按照图1所示进行标示，且第三选择器、第四选择器、第五选择器、第一选择器及第二选择器选取的输入分别对应110××时，并行运算器可以同时实现两个加减法运算，即y₃＝x₀+x₇和y₄＝x₈+x₉，当每个选择器的两个输入端按照图1所示进行标示，且第三选择器、第四选择器、第五选择器、第一选择器及第二选择器选取的输入分别对应01101时，并行运算器可以同时实现两个同行的消去运算(有相同运算数据的除法器运算)，即y₃＝x₇+x₁·(x₄/x₃)和y₄＝x₉+x₆·(x₄/x₃)。另外，与现有技术中相比，利用本申请公开的上述并行运算器实现上述运算时，无需依次进行每步计算，而是可以实现并行运算，如当实现F＝A*B+C*D的运算时，可以通过两个乘法器同时分别的实现A*B及C*D的运算，进而计算得到F，从而通过并行运算大大提高了运算速度。

表1基本运算

通过本申请公开的上述并行运算器，可以并行执行对应的加减乘除运算，无需像现有技术中一样对数学表达式依次进行每步计算，由此，大大提高了运算器的运算速度；且将该并行运算器用于电力系统的仿真过程中时，能够满足仿真过程中并行性的要求，有力提升了实时仿真的计算能力和仿真规模。

本实用新型实施例提供的一种并行运算器，还可以包括实时电压值输入口、基准电压输入口、电压比较器及电压判决结果输出口，其中：

实时电压值输入口与基准电压输入口均与电压比较器的输入端连接，电压比较器的输出端与电压判决结果输出口连接。

通过上述电压比较器对基准电压输入口输入的基准电压及实时电压值输入口输入的实时电压值的比对可以得到对应的电压判决结果，进而在实际应用中可以利用该电压判决结果对对应的设备进行控制操作。如当电压判决结果为实时电压值大于基准电压时，控制对应的刀闸关闭，而当电压判决结果为实时电压值小于等于基准电压时，控制对应的刀闸打开，等。需要说明的是，电压判决结果可以用0和1来表示，如电压判决结果为1时，表示实时电压值小于等于基准电压，电压判决结果为0时，表示实时电压值大于基准电压等，当然还可以根据实际需要进行其他设定，均在本实用新型的保护范围之内。

本实用新型实施例提供的一种并行运算器，还可以包括非线性数据输入口、线段基准输入口、非线性判决器及线段结果输出口，其中：

非线性数据输入口及线段基准输入口均与非线性判决器的输入端连接，非线性判决器基于非线性数据输入口输入的非线性数据与线段基准输入口输入的线段基准得出非线性数据所处线段的线段结果，将该线段结果输出至与非线性判决器连接的线段结果输出口。

对于一个非线性曲线可以分为多个线性段，本发明实施例中上述非线性数据可以为非线性曲线上的任一点对应数据，通过非线性判决器可以基于线性基准确定出该数据属于非线性曲线中的哪个线性段，简称为线段，进而将对应的线段结果进行输出。由此，无需工作人员根据非线性曲线进行人工判决，而是可以通过上述实施例提供的对应器件自动快速的实现非线性数据的判决过程，提高了效率，降低了人工成本。

另外，当本发明实施例提供的一种并行运算器包括实时电压值输入口、基准电压输入口、电压比较器、电压判决结果输出口、非线性数据输入口、线段基准输入口、非线性判决器、线段结果输出口、读数据控制电路、写数据控制电路及总控制电路时其结构示意图可以如图2所示。

本实用新型实施例提供的一种并行运算器，还可以包括：

由对应数据存储器中获取待计算数据的读数据控制电路；

与读数据控制电路连接，控制待计算数据由第一数据输入口至第十数据输入口进行输入的总控制电路。

在本实施例中，可以由总控制电路控制读数据控制电路对第一数据输入口至第十数据输入口进行数据输入，具体来说，即为控制各个待计算数据由哪个数据输入口进行输入，从而通过控制待计算数据的输入，控制不同的待计算数据输入至不同的运算器，进而在各运算器的工作下实现与所要计算的运算表达式的运算。简单来说，总控制电路为按照运算表达式控制待计算数据由不同的数据输入口进行输入的，从而保证了运算目的顺利实现。

本实用新型实施例提供的一种并行运算器，总控制电路可以基于对应选择基准控制与总控制电路分别连接的第一选择器至第五选择器工作。

其中，选择基准可以根据实际需要设定，存储在总控制电路中，由此，总控制电路为了保证云端目的的顺利实现，可以控制第一选择器至第五选择器的工作，即控制第一选择器至第五选择器在输入的数据中选择哪个输入端输入的数据，以图1进行说明即为控制每个选择器输出其所标示的1对应的输入或者0对应的输入作为输出，从而实现对应的计算。

本实用新型实施例提供的一种并行运算器，还可以包括：

将由分别与之连接的电压判决结果输出口、线性结果输出口、第一数据输出口至第五数据输出口获取的输出数据写入对应数据存储器的写数据控制电路。

其中，写数据控制电路对应的数据存储器与读数据控制电路对应的数据存储器可以相同，也可以不同，具体可以根据实际需要进行设定，在此不做限定。通过写数据控制电路可以将对应数据写入至对应的数据存储器中，供工作人员或者其他装置获取，一定程度上避免了本实用新型实施例提供的一种并行运算器所得运算结果的丢失，保证了数据安全性。

本实用新型实施例提供的一种并行运算器，所述读数据控制电路对应的数据存储器包括两个存储器组，其中每个存储器组包括两个基于该存储器组对应仿真步长采用乒乓操作的交互方法实现读取外部数据的存储器；所述写数据控制电路对应的数据存储器包括两个存储器组，其中每个存储器组包括两个基于该存储器组对应仿真步长采用乒乓操作的交互方法实现向外部数据写入的存储器。

其中，读数据控制电路对应数据存储器的两个存储器组中每个存储器组对应不同的仿真步长，写数据控制电路对应数据存储器的两个存储器组中每个存储器组也对应不同的仿真步长，具体来说，一组读数据控制电路对应存储器组与一组写数据控制电路对应存储器组对应一个仿真步长，另一组读数据控制电路对应存储器组和另一组写数据控制电路对应存储器组对应另一个仿真步长，具体来说，可以分别对应根据实际需要设置的大步长及小步长，且此时在实现仿真步长的计算时，优先执行与小步长对应的计算。这也即在进行多速率硬件在环的实时仿真时对应多速率硬件在环的实时仿真中的多速率，而对于存储器组的使用仅仅需要使用与当前仿真步长对应的存储器组实现数据的读写即可。

另外，每个存储器组中包含的存储器具体可以为RAM或者寄存器等，具体可以根据实际需要进行设定。在利用对应存储器组实现数据的读取及写入时，可以采用乒乓操作的交互方法实现，以任一存储器组实现数据读取进行具体说明，在仿真数据读取结点由该存储器组中一个存储器(称为第一存储器)读取外部数据并存储，当到达下一仿真数据读取结点时，将第一存储器中的数据作为待计算数据发送至读数据控制电路，并由另一个存储器(称为第二存储器)读取外部数据并存储，以此类推。上述乒乓操作的交互方法能够保证仿真过程中计算的准确性。另外，本实用新型实施例提供的上述计算方案中还可以实现数据在并行运算器内部的传输，即由读数据控制电路将读取的数据通过传输入口输入，该传输入口与对应的传输出口连接，传输出口将该数据通过写数据控制电路写入对应的数据存储器，从而实现数据在并行运算器内部的无计算传输。

本实用新型实施例提供的一种并行运算器，还可以包括：

将由分别与之连接的电压判决结果输出口、线性结果输出口、第一数据输出口至第五数据输出口获取的输出数据进行显示的显示器。

显示器分别与电压判决结果输出口、线性结果输出口、第一数据输出口至第五数据输出口连接，获取上述各个输出口输出的数据后，可以将其进行显示，由此，能够使得工作人员能够及时获知并行运算器的运算情况，以实现对应操作。

本发明实施例还提供了一种并行运算系统，应用于多速率硬件在环的实时仿真，如图3所示为并行运算系统包含三个并行运算器(即并行运算器1、并行运算器2及并行运算器3)时的结构示意图，图中读数据控制电路与写数据控制电路对应的数据存储器均只包括一组存储器组且均利用RAM实现，其中，RAM1和RAM2为并行运算器1的读数据控制电路对应存储器组，RAM3和RAM4为并行运算器1的写数据控制电路对应存储器组，RAM5和RAM6为并行运算器2的读数据控制电路对应存储器组，RAM7和RAM8为并行运算器2的写数据控制电路对应存储器组，RAM9和RAM10为并行运算器3的读数据控制电路对应存储器组，RAM11和RAM12为并行运算器3的写数据控制电路对应存储器组。该并行运算系统可以包括多个如上任一项所述的并行运算器，其中，每两个所述并行运算器之间通过四口寄存器组共享的方式实现通讯连接。

其中四口寄存器组共享方式中每个四口寄存器组可以包括16个寄存器，每个寄存器可以为64位，相对于传统IP核的双口RAM，本申请中采用的四口寄存器组共享通讯方式加大了数据传输流量。当然对于寄存器的选取也可以根据实际需要进行其他设置，均在本发明的保护范围之内。另外为了实现多速率仿真计算，可使不同运算器采用不同的步长与对应数据存储器或者其他外部设备进行通信。且，在不同并行运算器与实现与其他并行运算器之间的数据交互时可以通过其包含的读数据控制电路及写数据控制电路实现。与上述并行运算器相对应，该并行运算系统也具有并行运算器具有的上述优点，同时还能够实现不同并行运算器之间的数据共享，进而加大了数据传输流量。

对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。