本实用新型属于嵌入式信号处理领域，尤其涉及一种基于CPCIE和OpenVPX架构的嵌入式信号处理系统。
背景技术：
在嵌入式信号处理领域，尤其是军用雷达信号处理计算机，广泛采用CPCIE架构的加固计算机作为显示控制和指挥平台。CPCIE总线架构以具有高带宽、抗恶劣环境的特点，已全面替代原CPCI总线架构，成为主流总线技术。但随着军用雷达系统对数据处理能力和实时处理性能的要求显著提高，CPCIE架构的计算机已不满足日益提高的应用需求；为了适应数字技术的不断发展，VITA协会于2002年提出了VITA46(VPX)标准，2007年该标准成为美国国家标准。VPX标准主要采用高速串行总线替代并行总线、采用包交换结构替代了并行互联结构、选用新的连接器，增强了数据传输速率和可靠性、增强了系统供电能力和散热能力。由于VITA46标准比较宏观，各个厂家的VITA46产品基本上不可能互换和兼容，为了解决该问题，VITA协会推出了VITA65(OpenVPX)标准。2010年，VITA65标准成为美国国家标准。目前OpenVPX标准已得到广泛应用与认可；
独立CPCIE架构无法满足嵌入式技术机日益增长的数据容量、通信带宽和拓展性需求，OpenVPX架构无法独立实现嵌入式计算机的显控功能。综合CPCIE架构和OpenVPX架构的各自优势，集成两种总线架构，满足嵌入式计算机的显控功能和大数据高速率传输性能的需求，解决总线间互连交换的技术难题，研制一种基于CPCIE和OpenVPX架构的计算机，意义重大。
技术实现要素：
有鉴于此，为了解决现有技术的不足，本实用新型提供了一种基于CPCIE和OpenVPX架构的嵌入式信号处理系统，具有高带宽、低时延的性能；且整个系统具备OpenVPX架构的高带宽高速率数据处理能力，同时可将数据处理结果传输至CPCIE架构子系统，实现显示功能。
为实现上述目的，本实用新型的技术方案如下：
一种基于CPCIE和OpenVPX架构的嵌入式信号处理系统，包括整机，所述整机设置有九个槽位、七个OpenVPX标准负载板卡和两个CPCIE标准负载板卡；
其中，所述OpenVPX标准负载板卡包括四个相同的VPX DSP模块、一个VPX存储模块、一个VPX FPGA模块和一个VPX交换模块；
所述CPCIE标准负载板卡包括一个PCIE主控模块和一个PCIE综显模块。
进一步，所述PCIE主控模块包括第一CPU模块、第一PCIE桥接模块和GbE模块,其中，所述第一CPU模块分别与所述第一PCIE桥接模块和所述GbE模块相连。
进一步，所述PCIE综显模块包括第二CPU模块、第二PCIE桥接模块和视频图像模块，其中，所述第二CPU模块分别与所述第二PCIE桥接模块和所述视频图像模块相连。
进一步，每个所述VPX DSP模块均包括两个C6678模块、一个GbE交换模块、一个PCIE交换模块、一个SRIO交换模块，其中，两个所述C6678模块分别连接所述GbE交换模块、PCIE交换模块和SRIO交换模块。
进一步，所述VPX存储模块包括第一FPGA模块、SSD阵列和第五SRIO交换模块，其中，所述SSD阵列与所述第五SRIO交换模块分别连接至所述第一FPGA模块。
进一步，所述VPX FPGA模块包括第二FPGA模块、第三FPGA模块、第六PCIE交换模块和第七SRIO交换模块，其中，所述第二FPGA模块和 第三FPGA模块分别连接至所述第六PCIE交换模块和所述第七SRIO交换模块。
进一步，所述VPX交换模块包括第五PCIE交换模块、PCIE/SRIO桥接模块、第六SRIO交换模块和第五GbE交换模块，其中，所述第五PCIE交换模块通过所述PCIE/SRIO桥接模块与所述第六SRIO交换模块互连。
本实用新型的有益效果为：解决了目前CPCIE架构嵌入式系统无法处理大数据高带宽和可拓展性差的问题，利用OpenVPX架构高速高带宽和强灵活性的优势，通过VPX交换模块实现CPCIE架构与OpenVPX架构的数据传输和控制，实现CPCIE架构与OpenVPX架构的集成互连，综合实现CPCIE架构的显控功能与OpenVPX架构的数据处理功能优点。本实用新型涉及一套齐备的CPCIE和OpenVPX嵌入式系统，整机支持9个槽位，6个OpenVPX标准负载板卡，2个CPCIE标准负载板卡和定制化的VPX交换模块，可根据不同应用需求选配各负载模块，具有集成度高、灵活性强、实时全交换，海量数据处理能力的特点，目前研制样机已应用到国防车载雷达数据处理的预研项目中。
附图说明
图1为本实用新型一种基于CPCIE和OpenVPX架构的嵌入式信号处理系统的结构示意图；
其中，1、VPX存储模块；101、第一FPGA模块；102、SSD阵列；103、第五SRIO交换模块；2、第一VPX DSP模块；201、第一C6678模块；202、第二C6678模块；203、第一GbE交换模块；204、第一PCIE交换模块；205、第一SRIO交换模块；3、第二VPX DSP模块；301、第三C6678模块；302、第四C6678模块；303、第二GbE交换模块；304、第二PCIE交换模块；305、第二SRIO交换模块；4、VPX交换模块；401、第五PCIE交换模块；402、PCIE/SRIO桥接模块；403、第六SRIO交换模块；404、第五GbE交换模块；5、PCIE主控模块；501、第一PCIE桥接模块；502、第一CPU模块；503、GbE模块；6、PCIE综显模块；601、第二PCIE桥接模块；602、第一CPU模块；603、视频图像模块；7、VPX FPGA模块； 701、第七SRIO交换模块；702、PCIE交换模块；703、第二FPGA模块；704、第三FPGA模块；8、第三VPX DSP模块；801、第五C6678模块；802、第六C6678模块；803、第三GbE交换模块；804、第三PCIE交换模块；805、第三SRIO交换模块；9、第四VPX DSP模块；901、第七C6678模块；902、第八C6678模块；903、第四GbE交换模块；904、第四PCIE交换模块；905、第四SRIO交换模块。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，下面结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
如图1所示，一种基于CPCIE和OpenVPX架构的嵌入式信号处理系统，包括整机，整机设置有九个槽位、七个OpenVPX标准负载板卡，两个CPCIE标准负载板卡；
其中，OpenVPX标准负载板卡包括一个VPX存储模块1、一个VPX FPGA模块7、一个VPX交换模块4和四个相同的VPX DSP模块，分别为第一VPX DSP模块2、第二VPX DSP模块3、第三VPX DSP模块8和第四VPX DSP模块9。
CPCIE标准负载板卡包括一个PCIE主控模块5、一个PCIE综显模块6。
PCIE主控模块5包括第一CPU模块502、第一PCIE桥接模块501和GbE模块503,其中，第一CPU模块502分别与第一PCIE桥接模块501和GbE模块503相连。
PCIE综显模块6包括第二CPU模块602、第二PCIE桥接模块601和视频图像模块603，其中，第二CPU模块602分别与第二PCIE桥接模块601和视频图像模块603相连。
第一VPX DSP模块2包括第一C6678模块201、第二C6678模块202、第一GbE交换模块203、第一PCIE交换模块204和第一SRIO交换模块205，其中，第一C6678模块201、第二C6678模块202分别连接至第一 GbE交换模块203、第一PCIE交换模块204和第一SRIO交换模块205。
第二VPX DSP模块3包括第三C6678模块301、第四C6678模块302、第二GbE交换模块303、第二PCIE交换模块304和第二SRIO交换模块305，其中，第三C6678模块301、第四C6678模块302分别连接至第二GbE交换模块303、第二PCIE交换模块304和第二SRIO交换模块305。
第三VPX DSP模块8包括第五C6678模块801、第六C6678模块802、第三GbE交换模块803、第三PCIE交换模块804和第三SRIO交换模块805，其中，第五C6678模块801、第六C6678模块802分别连接至第三GbE交换模块803、第三PCIE交换模块804和第三SRIO交换模块805。
第四VPX DSP模块9包括第七C6678模块901、第八C6678模块902、第四GbE交换模块903、第四PCIE交换模块904和第四SRIO交换模块905，其中，第七C6678模块901、第八C6678模块902分别连接至第四GbE交换模块903、第四PCIE交换模块904和第四SRIO交换模块905。
VPX存储模块1包括第一FPGA模块101、SSD阵列102和第五SRIO交换模块103，其中，SSD阵列102与第五SRIO交换模块103分别连接至第一FPGA模块101。
VPX FPGA模块7包括第二FPGA模块703、第三FPGA模块704、第六PCIE交换模块702、第七SRIO交换模块701，其中，第二FPGA模块703和第三FPGA模块704分别连接至第六PCIE交换模块702和第七SRIO交换模块701。
VPX交换模块4包括第五PCIE交换模块401、PCIE/SRIO桥接模块402、第六SRIO交换模块403、第五GbE交换模块404，其中，第五PCIE交换模块401通过PCIE/SRIO桥接模块402与第六SRIO交换模块403互连。
一种基于CPCIE和OpenVPX架构的嵌入式信号处理系统，其中，
PCIE高速串行链路交换包括以下步骤：
1)PCIE数据通过PCIE主控模块5中的第一PCIE桥接模块501传输 至PCIE综显模块6中的第二CPU模块602，同时，PCIE数据通过PCIE主控模块5中的第一PCIE桥接模块501传输至VPX交换模块4中的第五PCIE交换模块401；
2)PCIE数据先通过VPX FPGA模块7中的第六PCIE交换模块702传输至第一VPX DSP模块2中的第一PICE交换模块204,然后，PCIE数据从第一PICE交换模块204、第二PICE交换模块304、第三PICE交换模块804顺次传输至第四PICE交换模块904，第四PICE交换模块904再将PCIE数据传输至VPX交换模块4中的第五PCIE交换模块401；
3)所述VPX交换模块4中的第五PCIE交换模块401转发来自不同端口的PCIE数据，实现OpenVPX架构的PCIE数据的全交换互连。
SRIO高速串行链路交换包括以下步骤：
1)SRIO数据通过VPX存储模块1中的第五SRIO交换模块103传输至VPX交换模块4中的第六SRIO交换模块403；
2)SRIO数据通过VPX FPGA模块7中的第七SRIO交换模块701传输至VPX交换模块4中的第六SRIO交换模块403；
3)SRIO数据通第一VPX DSP模块2中的第一SRIO交换模块205、第二VPX DSP模块3中的第二SRIO交换模块305、第三VPX DSP模块8中的第三SRIO交换模块805和第四VPX DSP模块9中的第四SRIO交换模块905分别传输至VPX交换模块4中的第六SRIO交换模块403；
4)VPX交换模块4中的第六SRIO交换模块403转发来自不同端口的SRIO数据，实现OpenVPX架构的SRIO数据的全交换互连。
GbE高速串行链路交换包括以下步骤：
1)GbE数据通过VPX存储模块1中的第一FPGA101传输至VPX交换模块4中的第五GbE交换模块404；
2)GbE数据通过第一VPX DSP模块2中的第一GbE交换模块203、第二VPX DSP模块3中的第二GbE交换模块303、第三VPX DSP模块8中的第三GbE交换模块803和第四VPX DSP模块9中的第四GbE交换模块903 分别传输至VPX交换模块4中的第五GbE交换模块404；
3)GbE数据通过PCIE主控模块5中的GbE模块503传输至VPX交换模块4中的第五GbE交换模块404；
4)VPX交换模块4中的第五GbE交换模块404转发来自不同端口的GbE数据，实现OpenVPX架构与CPCIE架构的GbE数据的全交换互连。
PCIE与SRIO的桥接包括以下步骤：
1)VPX交换模块4中的第六SRIO交换模块403将SRIO数据传输至VPX交换模块4中的PCIE/SRIO桥接模块402；
2)PCIE/SRIO桥接模块402将SRIO数据转换成PCIE数据传输至VPX交换模块4中的第五PCIE交换模块401；
3)通过PCIE高速串行链路交换和SRIO高速串行链路交换，实现了CPCIE架构的主数据通道与OpenVPX的主数据通道的通信。
以上所述实施例仅表达了本实用新型的实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。