基于CPCI总线的8通道的SPI通信板的制作方法

本实用新型属于集成电路技术领域，具体涉及到一种基于CPCI总线的8通道的SPI通信板。

背景技术：

随着微电子、通信技术的发展，主流测量控制系统已形成以计算机测控系统和嵌入式测控系统为主。主流的测量控制系统中，我们经常要用到CPCI总线。CPCI总线有一些优点：总线空间与处理器空间隔离；可扩展性较好；具有动态配置机制即插即用；总线带宽较宽；具有共享总线机制；具有中断机制。CPCI总线已被广泛使用，CPCI总线已形成一种标准，人们广泛使用CPCI总线扩展一些功能板卡。

SPI通信板出现的较早，已被人们广泛使用于测量，控制，数据传输中。目前，基于SPI通信板的外设较多，然而，将SPI通信板的外设连接到主控设备时，常常会出现主控设备的串口通道不足，无法连接到主控设备的问题。

这些外设要连接到主控设备常用的做法是：首先，添加主控器模块,扩充串口通道；其次，两个主控器之间通过连接线互连起来。这种做法有一些不足：电路比较复杂，增加了模块及连线；成本增加；维护费力费时，电路连线较多，不利于查找问题；系统功耗增加。

技术实现要素：

本实用新型所要解决的技术问题在于克服上述通信外设的不足,提供一种设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力的基于CPCI总线的8通道的SPI通信板。

解决上述技术问题采用的技术方案是：具有：对装置进行控制的FPGA电路；PCI电路；该电路的输出端接FPGA电路的输入端；SPI串行通信电路，该电路的输入端接FPGA电路的输出端。

本实用新型的FPGA电路为：集成电路U2的24脚接晶振Y1的4脚，集成电路U2的142脚、138脚～135脚、133脚、132脚、129脚～124脚、121脚～119脚接SPI串行通信电路，集成电路U2的111脚、110脚、106脚～103脚、101脚、100脚、1脚～3脚、6脚～8脚、10脚、11脚、13脚、28脚、30脚～32脚、34脚、38脚、39脚、42脚、33脚、51脚、43脚、46脚、49脚、50脚、44脚、52脚～55脚、58脚～60脚、65脚～77脚接PCI电路，集成电路U2的15脚、20脚、16脚、18脚、94脚、96脚、97脚、21脚、12脚、92脚、14脚、9脚依次接连接器J2的14脚～3脚，集成电路U2的5脚、29脚、45脚、61脚、78脚、102脚、116脚、134脚接1.2V电源，集成电路U2的139脚、130脚、122脚、117脚、93脚、81脚、62脚、56脚、47脚、40脚、26脚、17脚接3V电源，集成电路U2的109脚和37脚接A1.2V电源、107脚和35脚接2.5V电源，集成电路U2的4脚、19脚、22脚、27脚、41脚、48脚、57脚、63脚、140脚、131脚、123脚、118脚、95脚、82脚、79脚、108脚、36脚接地，连接器J2的1脚接地，晶振Y1的3脚接地、1脚接3V电源；集成电路U2的型号为EP4CE6E22C7，晶振Y1的型号为JHY50M。

本实用新型的SPI串行通信电路为：集成电路U3的11脚和13脚接集成电路U2的142脚和138脚、9脚接晶振Y2的一端和电容C1的一端、10脚接晶振Y2的另一端和电容C5的一端、12脚通过电阻R1接地且通过电阻R5接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U3的16脚、17脚、20脚、2脚、1脚依次接连接器J3的8脚～4脚；集成电路U4的11脚和13脚接集成电路U2的137脚和136脚、9脚接晶振Y3的一端和电容C2的一端、10脚接晶振Y3的另一端和电容C6的一端、12脚通过电阻R2接地且通过电阻R6接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U4的16脚、17脚、20脚、2脚、1脚依次接连接器J4的8脚～4脚；集成电路U5的11脚和13脚接集成电路U2的135脚和133脚、9脚接晶振Y4的一端和电容C3的一端、10脚接晶振Y4的另一端和电容C7的一端、12脚通过电阻R3接地且通过电阻R7接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U35的16脚、17脚、20脚、2脚、1脚依次接连接器J5的8脚～4脚；集成电路U6的11脚和13脚接集成电路U2的132脚和129脚、9脚接晶振Y5的一端和电容C4的一端、10脚接晶振Y5的另一端和电容C8的一端、12脚通过电阻R4接地且通过电阻R8接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U6的16脚、17脚、20脚、2脚、1脚依次接连接器J6的8脚～4脚；集成电路U7的11脚和13脚接集成电路U2的128脚和127脚、9脚接晶振Y6的一端和电容C9的一端、10脚接晶振Y6的另一端和电容C13的一端、12脚通过电阻R9接地且通过电阻R13接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U7的16脚、17脚、20脚、2脚、1脚依次接连接器J7的8脚～4脚；集成电路U8的11脚和13脚接集成电路U2的126脚和125脚、9脚接晶振Y7的一端和电容C10的一端、10脚接晶振Y7的另一端和电容C14的一端、12脚通过电阻R10接地且通过电阻R14接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U8的16脚、17脚、20脚、2脚、1脚依次接连接器J8的8脚～4脚；集成电路U9的11脚和13脚接集成电路U2的124脚和121脚、9脚接晶振Y8的一端和电容C11的一端、10脚接晶振Y8的另一端和电容C15的一端、12脚通过电阻R11接地且通过电阻R15接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U9的16脚、17脚、20脚、2脚、1脚依次接连接器J9的8脚～4脚；集成电路U10的11脚和13脚接集成电路U2的120脚和119脚、9脚接晶振Y9的一端和电容C12的一端、10脚接晶振Y9的另一端和电容C16的一端、12脚通过电阻R12接地且通过电阻R16接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U10的16脚、17脚、20脚、2脚、1脚依次接连接器J10的8脚～4脚；电容C1～电容C16的另一端接地，连接器J3～连接器J10的3脚接5V电源、1脚和2脚接地；集成电路U3～集成电路U10的型号为CH432T。

本实用新型的PCI电路为：集成电路U1的43脚、42脚、40脚～36脚、34脚～31脚、15脚～8脚、5脚～2脚、175脚～173脚、41脚、30脚、16脚、6脚、17脚、18脚、21脚～24脚、29脚、7脚、168脚、167脚、25脚、26脚、52脚、171脚、172脚、169脚、170脚、51脚～46脚依次接连接器J1的57脚～11脚、6脚～1脚，集成电路U1的121脚～123脚、120脚～117脚、114脚、146脚、159脚、158脚、152脚、154脚、135脚、151脚、143脚、149脚、150脚、134脚、163脚、153脚、138脚、137脚、53脚、136脚、145脚、148脚、90脚、94脚、93脚、91脚、92脚、142脚、157脚～155脚、144脚、160脚、139脚、87脚～83脚、131脚～124脚依次接集成电路U2的111脚、110脚、106脚～103脚、101脚、100脚、1脚～3脚、6脚～8脚、10脚、11脚、13脚、28脚、30脚～32脚、34脚、38脚、39脚、42脚、33脚、51脚、43脚、46脚、49脚、50脚、44脚、52脚～55脚、58脚～60脚、65脚～77脚，集成电路U1的162脚、147脚、141脚、133脚、116脚、109脚、99脚、89脚、70脚、62脚、45脚、35脚、28脚、20脚、1脚接3V电源，集成电路U1的140脚、161脚、108脚、115脚、132脚、176脚、88脚、69脚、61脚、44脚、27脚、19脚接地，连接器J1的10脚～7脚接地；集成电路U1的型号为PCI9054。

由于本实用新型采用了FPGA电路、PCI电路、SPI串行通信电路，FPGA电路启动PCI局部总线的控制逻辑和8通道SPI通信的控制逻辑并接收外部传来的数据，SPI串行通信电路进行协议变换处理、产生中断、通知外设读取数据，并将中断信号和数据信号输出，本装置设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力，可推广应用到通信电路外设与主控制设备连接设备领域。

附图说明

图1是本实用新型的电气原理方框图。

图2是图1中FPGA电路的电子线路原理图。

图3是图1中SPI串行通信电路的电子电路原理图。

图4是图1中PCI电路的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。

实施例1

在图1中，本实用新型基于CPCI总线的8通道的SPI通信板由FPGA电路、PCI电路、SPI串行通信电路连接构成，PCI电路的输出端接FPGA电路的输入端，SPI串行通信电路的输入端接FPGA电路的输出端。

在图2中，本实施例的FPGA电路由集成电路U2、晶振Y1、连接器J2连接构成，集成电路U2的型号为EP4CE6E22C7，晶振Y1的型号为JHY50M。集成电路U2的24脚接晶振Y1的4脚，集成电路U2的142脚、138脚～135脚、133脚、132脚、129脚～124脚、121脚～119脚接SPI串行通信电路，集成电路U2的111脚、110脚、106脚～103脚、101脚、100脚、1脚～3脚、6脚～8脚、10脚、11脚、13脚、28脚、30脚～32脚、34脚、38脚、39脚、42脚、33脚、51脚、43脚、46脚、49脚、50脚、44脚、52脚～55脚、58脚～60脚、65脚～77脚接PCI电路，集成电路U2的15脚、20脚、16脚、18脚、94脚、96脚、97脚、21脚、12脚、92脚、14脚、9脚依次接连接器J2的14脚～3脚，集成电路U2的5脚、29脚、45脚、61脚、78脚、102脚、116脚、134脚接1.2V电源，集成电路U2的139脚、130脚、122脚、117脚、93脚、81脚、62脚、56脚、47脚、40脚、26脚、17脚接3V电源，集成电路U2的109脚和37脚接A1.2V电源、107脚和35脚接2.5V电源，集成电路U2的4脚、19脚、22脚、27脚、41脚、48脚、57脚、63脚、140脚、131脚、123脚、118脚、95脚、82脚、79脚、108脚、36脚接地，连接器J2的1脚接地，晶振Y1的3脚接地、1脚接3V电源。

在图3中，本实施例的SPI串行通信电路由集成电路U3～集成电路U10、电阻R1～电阻R16、电容C1～电容C16、连接器J3～连接器J10、晶振Y2～晶振Y9连接构成，集成电路U3～集成电路U10的型号为CH432T。集成电路U3的11脚和13脚接集成电路U2的142脚和138脚、9脚接晶振Y2的一端和电容C1的一端、10脚接晶振Y2的另一端和电容C5的一端、12脚通过电阻R1接地且通过电阻R5接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U3的16脚、17脚、20脚、2脚、1脚依次接连接器J3的8脚～4脚；集成电路U4的11脚和13脚接集成电路U2的137脚和136脚、9脚接晶振Y3的一端和电容C2的一端、10脚接晶振Y3的另一端和电容C6的一端、12脚通过电阻R2接地且通过电阻R6接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U4的16脚、17脚、20脚、2脚、1脚依次接连接器J4的8脚～4脚；集成电路U5的11脚和13脚接集成电路U2的135脚和133脚、9脚接晶振Y4的一端和电容C3的一端、10脚接晶振Y4的另一端和电容C7的一端、12脚通过电阻R3接地且通过电阻R7接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U35的16脚、17脚、20脚、2脚、1脚依次接连接器J5的8脚～4脚；集成电路U6的11脚和13脚接集成电路U2的132脚和129脚、9脚接晶振Y5的一端和电容C4的一端、10脚接晶振Y5的另一端和电容C8的一端、12脚通过电阻R4接地且通过电阻R8接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U6的16脚、17脚、20脚、2脚、1脚依次接连接器J6的8脚～4脚；集成电路U7的11脚和13脚接集成电路U2的128脚和127脚、9脚接晶振Y6的一端和电容C9的一端、10脚接晶振Y6的另一端和电容C13的一端、12脚通过电阻R9接地且通过电阻R13接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U7的16脚、17脚、20脚、2脚、1脚依次接连接器J7的8脚～4脚；集成电路U8的11脚和13脚接集成电路U2的126脚和125脚、9脚接晶振Y7的一端和电容C10的一端、10脚接晶振Y7的另一端和电容C14的一端、12脚通过电阻R10接地且通过电阻R14接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U8的16脚、17脚、20脚、2脚、1脚依次接连接器J8的8脚～4脚；集成电路U9的11脚和13脚接集成电路U2的124脚和121脚、9脚接晶振Y8的一端和电容C11的一端、10脚接晶振Y8的另一端和电容C15的一端、12脚通过电阻R11接地且通过电阻R15接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U9的16脚、17脚、20脚、2脚、1脚依次接连接器J9的8脚～4脚；集成电路U10的11脚和13脚接集成电路U2的120脚和119脚、9脚接晶振Y9的一端和电容C12的一端、10脚接晶振Y9的另一端和电容C16的一端、12脚通过电阻R12接地且通过电阻R16接5V电源、3脚和19脚接地、18脚接5V电源，集成电路U10的16脚、17脚、20脚、2脚、1脚依次接连接器J10的8脚～4脚；电容C1～电容C16的另一端接地，连接器J3～连接器J10的3脚接5V电源、1脚和2脚接地。

在图4中，本实施例的PCI电路由集成电路U1、连接器J1连接构成，集成电路U1的型号为PCI9054。集成电路U1的43脚、42脚、40脚～36脚、34脚～31脚、15脚～8脚、5脚～2脚、175脚～173脚、41脚、30脚、16脚、6脚、17脚、18脚、21脚～24脚、29脚、7脚、168脚、167脚、25脚、26脚、52脚、171脚、172脚、169脚、170脚、51脚～46脚依次接连接器J1的57脚～11脚、6脚～1脚，集成电路U1的121脚～123脚、120脚～117脚、114脚、146脚、159脚、158脚、152脚、154脚、135脚、151脚、143脚、149脚、150脚、134脚、163脚、153脚、138脚、137脚、53脚、136脚、145脚、148脚、90脚、94脚、93脚、91脚、92脚、142脚、157脚～155脚、144脚、160脚、139脚、87脚～83脚、131脚～124脚依次接集成电路U2的111脚、110脚、106脚～103脚、101脚、100脚、1脚～3脚、6脚～8脚、10脚、11脚、13脚、28脚、30脚～32脚、34脚、38脚、39脚、42脚、33脚、51脚、43脚、46脚、49脚、50脚、44脚、52脚～55脚、58脚～60脚、65脚～77脚，集成电路U1的162脚、147脚、141脚、133脚、116脚、109脚、99脚、89脚、70脚、62脚、45脚、35脚、28脚、20脚、1脚接3V电源，集成电路U1的140脚、161脚、108脚、115脚、132脚、176脚、88脚、69脚、61脚、44脚、27脚、19脚接地，连接器J1的10脚～7脚接地。

本实用新型的工作原理如下：

系统上电，晶振Y1工作，首先，集成电路U2开始初始化工作，完成FPGA的硬件配置工作：包括PCI局部总线的控制逻辑，8通道SPI通信的控制逻辑。此后，电路进入正常工作状态。

首先，集成电路U1等待接收从外部传来的数据。数据信号从连接器J1的57脚～32脚、6脚～1脚输出，输入到集成电路U1,经过集成电路U1的总线变换处理，数据信号从集成电路U1的131脚～117脚、114脚输出，输入到集成电路U2。

其次，集成电路U2启动8通道SPI通信的控制逻辑，将接收的数据转发出去。数据信号从集成电路U2的138脚输出，输入到集成电路U3的13脚，经过集成电路U3协议变换处理，产生中断，通知外设读取数据，中断信号从集成电路U31脚输出，数据信号从集成电路U3的16脚输出；或从集成电路U2的136脚输出，输入到集成电路U4的13，脚经过集成电路U4协议变换处理，产生中断，通知外设读取数据，中断信号从集成电路U4的1脚输出，数据信号从集成电路U4的16脚输出；或从集成电路U2的133脚输出，输入到集成电路U5的13脚，经过集成电路U5协议变换处理，产生中断，通知外设读取数据，中断信号从集成电路U5的1脚输出，数据信号从集成电路U5的16脚输出；或从集成电路U2的129脚输出，输入到集成电路U6的13脚，经过集成电路U6协议变换处理，产生中断，通知外设读取数据，中断信号从集成电路U6的1脚输出，数据信号从集成电路U6的16脚输出；或从集成电路U2的127脚输出，输入到集成电路U7的13脚，经过集成电路U7协议变换处理，产生中断，通知外设读取数据，中断信号从集成电路U7的1脚输出，数据信号从集成电路U7的16脚输出；或从集成电路U2的125脚输出，输入到集成电路U8的13脚，经过集成电路U8协议变换处理，产生中断，通知外设读取数据，中断信号从集成电路U8的1脚输出，数据信号从集成电路U8的16脚输出；或从集成电路U2的121脚输出，输入到集成电路U9的13脚，经过集成电路U9协议变换处理，产生中断，通知外设读取数据，中断信号从集成电路U9的1脚输出，数据信号从集成电路U9的16脚输出；或从集成电路U2的119脚输出，输入到集成电路U10的13脚，经过集成电路U10协议变换处理，产生中断，通知外设读取数据，中断信号从集成电路U10的1脚输出，数据信号从集成电路U10的16脚输出。