多片电路级联通信系统的制作方法

1.本发明涉及信号处理与通信技术领域，特别是涉及一种多片电路级联通信系统。


背景技术：

2.随着科技的发展，面向应用市场的电子系统功能不断增加，系统上集成的集成电路数量也越来越多，甚至有的电子系统为实现复杂的多通道处理，同样的集成电路会集成若干颗。这将导致占用同样的信号管脚连线资源的需求成倍增加，从而对进行最终信号处理的处理器带来沉重的管脚资源负担。例如，一个电子系统要集成一颗adc电路，基于spi的通信接口最少需要4根(sclk、csn、sdi、sdo)管脚资源，如果现在系统功能扩展，需要集成同样的adc电路10颗，则需要管脚资源为40根，管脚资源需求就增加了36根，这对一个电子系统管脚资源来说无疑将是一个非常沉重的负担，甚至可能因为要满足足够的管脚资源需求，而更改设计方案以采用更多管脚资源的处理器(dsp或者fpga等)，这将带来设计方案更改风险以及成本增加的问题。
3.目前，为解决上述问题，业界多个厂家已推出支持菊花链模式的spi接口来解决多片级联问题。例如美国adi公司的ad7690产品，其spi接口包括cnv、sck、sdi和sdo四根信号，如图1所示，其推荐的级联解决方案是通过共享使能信号cnv和时钟信号sck，以及前级输出sdo与后级输入sdi级联这样的方式，在驱动能力足够的情况下，无论多少片ad7690级联，对于后级的信号处理器，仅仅只提供三根信号接口，从而极大的节省了信号处理器的管脚资源。
4.但是上述方案以及其他类似级联解决方案，都只是通过接口信号(cnv、sck、sdi和sdo)将单片集成电路中的输出数据以移位的方式顺序串行移位输出，即读数据；但当需要对单片集成电路中的多个寄存器进行写配置信息、读寄存器值以校验、以及级联时需要选择性旁路某片级联电路等复杂操作时，上述方案就无法满足了，即上述方案功能单一，无法应用到复杂场合。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种包含兼容spi接口的可配置菊花链电路结构的多片电路级联通信系统，用于解决上述技术问题。
6.为实现上述目的及其他相关目的，本发明提供一种多片电路级联通信系统，其包括主控芯片和多级子级芯片，多级所述子级芯片及所述主控芯片级联，且多级所述子级芯片之间通过菊花链方式连接；
7.所述主控芯片输出的串行时钟和所有所述子级芯片的时钟输入端连接，所述主控芯片输出的片选信号和所有所述子级芯片的片选输入端连接，所述主控芯片输出的加载控制信号和所有所述子级芯片的加载控制输入端连接；
8.所述主控芯片的串行输出端与第一级所述子级芯片的串行输入端连接；除第一级所述子级芯片外，其它所述子级芯片的串行输入端都和前级所述子级芯片的串行输出端连
接；最后一级所述子级芯片的串行输出端和所述主控芯片的串行输入端连接；
9.每级所述子级芯片的级联通信接口包括兼容spi接口的可配置菊花链电路结构。
10.可选地，每级所述子级芯片的旁路输入端悬空，每级所述子级芯片的旁路输入端为下拉设计，悬空状态下为低电平。
11.可选地，所述兼容spi接口的可配置菊花链电路结构包括：
12.通用spi通信接口，分别与所述片选信号、串行时钟输入信号、串行输入信号及复位输入信号相连，在普通串行通信模式下接收串行数据输入；
13.基于spi的菊花链接口，分别与所述片选信号、串行时钟输入信号、串行输入信号及复位输入信号相连，在菊花链通信模式下接收串行数据输入；
14.串行输出信号选择模块，与所述串行输入信号、通用spi通信接口及基于spi的菊花链接口连接，对所述串行输入信号、所述通用spi通信接口的串行输出信号及所述基于spi的菊花链接口的串行输出信号进行选择输出；
15.数据寄存输出选择模块，与所述通用spi通信接口及基于spi的菊花链接口连接，对所述通用spi通信接口的寄存数据输出信号及所述基于spi的菊花链接口的寄存数据输出信号进行选择输出，其输出端接每级所述子级芯片的控制寄存器组。
16.可选地，所述串行输出信号选择模块包括：
17.第一选择器，分别与所述通用spi通信接口、基于spi的菊花链接口和菊花链模式的使能控制信号相连，在所述菊花链模式的使能控制信号的控制下，对所述通用spi通信接口的串行输出信号和所述基于spi的菊花链接口的串行输出信号进行选择输出；
18.第二选择器，分别与所述第一选择器的输出、串行输入信号和旁路输入信号相连，在所述旁路信号的控制下，对所述串行输入信号和所述第一选择器的输出进行选择输出；
19.其中，所述第二选择器的输出信号作为每级所述子级芯片的串行输出信号。
20.可选地，所述数据寄存输出选择模块包括：
21.反相器，其输入端与所述片选信号相连，对所述片选信号逻辑取反；
22.第一与门，其输入端分别与所述通用spi通信接口和所述反相器的输出端相连；
23.第一数据寄存器组，分别与所述通用spi通信接口、第一与门的输出端和串行时钟输入信号相连，所述第一与门产生所述第一数据寄存器组锁存数据时的使能信号，在最后一个串行时钟的上升沿锁存所述通用spi通信接口输出的并行数据。
24.可选地，所述数据寄存输出选择模块还包括：
25.d触发器，带有复位端，分别与所述串行时钟输入信号、复位输入信号相连，产生所述菊花链模式的使能控制信号；
26.第三选择器，分别与所述d触发器和所述片选信号相连，在所述片选信号控制下，对所述d触发器的q端和qn端进行选择输出；
27.第二与门，其输入端分别与所述基于spi的菊花链接口、片选信号和第三选择器的输入端相连；
28.第二数据寄存器组，分别与所述基于spi的菊花链接口、第二与门的输出端和所述加载控制信号相连，所述第二与门产生所述第二数据寄存器组锁存数据时的使能信号，在所述加载控制信号的上升沿锁存所述基于spi的菊花链接口在所述第二数据寄存器组中的移位保存值。
29.可选地，所述数据寄存输出选择模块还包括：
30.第四选择器，分别与所述第一数据寄存器组、第二数据寄存器组和菊花链模式的使能控制信号相连，在所述菊花链模式的使能控制信号的控制下，对所述第一数据寄存器组的寄存数据和第二数据寄存器组的寄存数据进行选择输出。
31.可选地，所述第一与门包括二输入与门，所述第二与门包括三输入与门，所述第一选择器、第二选择器、第三选择器及第四选择器包括二选一选择器。
32.可选地，在所述片选信号的高电平期间，所述串行时钟输入信号中连续出现的两个下降沿构成一对触发信号，使得所述菊花链模式的使能控制信号产生一个高电平脉冲，对应脉冲宽度由两个所述下降沿的间隔决定。
33.可选地，当所述旁路输入信号为低电平时，所述子级芯片处于菊花链工作模式；当所述旁路输入信号为高电平时，所述子级芯片的菊花链工作模式被旁路，所述子级芯片通过串行接口接收的所述串行时钟输入信号直接传输到所述子级芯片的串行输出端口。
34.如上所述，本发明的多片电路级联通信系统，具有以下有益效果：
35.多级子级芯片之间通过菊花链方式连接，每级子级芯片的级联通信接口包括兼容spi接口的可配置菊花链电路结构，通过结合通用spi通信接口和菊花链结构，在同样的spi通信接口管脚资源的情况下，可实现一颗主控芯片与多颗子级电路芯片级联通信；主控芯片可以对每颗级联的子级电路芯片进行所有寄存器的写寄存器、读寄存器操作，主控芯片可以同时对每颗级联的子级电路芯片进行不同地址的寄存器写、读操作，主控芯片可以有选择性的旁路子级电路芯片；此外，在不额外增加管脚资源的情况下，这种电路结构可以让主控芯片对级联的子级电路芯片进行精准的点对点和点对多操作，实现了主控芯片对级联子级电路芯片的精准管理和控制，从而使得具有这样通信接口的电路芯片可以应用到复杂需求场合。
附图说明
36.图1显示为美国adi公司的ad7690产品菊花链级联连接结构。
37.图2显示为本发明实施例中多片电路级联通信系统的菊花链级联连接结构。
38.图3显示为本发明实施例中多片电路级联通信系统的兼容spi接口的可配置菊花链电路结构的较佳实施方式的结构示意图。
39.图4显示为本发明实施例中输入端的串行接口通信时序图。
40.图5显示为本发明实施例中应用在多片电路级联通信系统中的主控芯片发送命令数据传输结构示意图。
41.图6显示为本发明实施例中多片电路级联通信系统在菊花链模式使能控制信号dcm_en产生过程的较佳实施方式的时序示意图。
42.图7显示为本发明实施例中多片电路级联通信系统在菊花链模式下的写寄存器操作过程的较佳实施方式的时序示意图。
43.图8显示为本发明实施例中多片电路级联通信系统在菊花链模式下的读寄存器操作过程的较佳实施方式的时序示意图。
44.图9显示为本发明实施例中多片电路级联通信系统实现方法在菊花链模式下的子级电路被旁路控制的操作过程的较佳实施方式的时序示意图。
具体实施方式
45.发明人研究发现，现有的级联解决方案，都只是通过接口信号(cnv、sck、sdi和sdo)将单片集成电路中的输出数据以移位的方式顺序串行移位输出(即读数据)，但当需要对单片集成电路中的多个寄存器进行写配置信息、读寄存器值以校验、以及级联时需要选择性旁路某片级联电路等复杂操作时，上述方案就无法满足需求，即上述方案功能单一、无法应用到复杂场合。
46.基于此，本发明提出一种包含兼容spi接口的可配置菊花链电路结构的多片电路级联通信系统，多片电路级联通信系统的多级子级芯片之间通过菊花链方式连接，每级子级芯片的级联通信接口包括兼容spi接口的可配置菊花链电路结构，通过结合通用spi通信接口和菊花链结构，在同样的spi通信接口管脚资源的情况下，可实现一颗主控芯片与多颗子级电路芯片级联通信，主控芯片可以对每颗级联的子级电路芯片进行所有寄存器的写寄存器、读寄存器操作，且主控芯片可以同时对每颗级联的子级电路芯片进行不同地址的寄存器写、读操作，且这种电路结构可以让主控芯片对级联的子级电路芯片进行精准的点对点和点对多操作，实现了主控芯片对级联子级电路芯片的精准管理和控制，从而使得具有这样通信接口的电路芯片可以应用到复杂需求场合。
47.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
48.请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
49.如图2所示，本发明提供一种多片电路级联通信系统，其包括主控芯片和多级子级芯片，多级子级芯片及主控芯片级联，且多级子级芯片之间通过菊花链方式连接；
50.主控芯片输出的串行时钟信号sck和所有子级芯片的时钟输入端连接，主控芯片输出的片选信号sen和所有子级芯片的片选输入端连接，主控芯片输出的加载控制信号load和所有子级芯片的加载控制输入端连接；
51.主控芯片的串行输出端与第一级子级芯片的串行输入端连接；除第一级子级芯片外，其它子级芯片的串行输入端都和前级子级芯片的串行输出端连接；最后一级子级芯片的串行输出端和主控芯片的串行输入端连接；
52.每级子级芯片的级联通信接口包括兼容spi接口的可配置菊花链电路结构。
53.可选地，如图2所示，每级子级芯片的旁路输入端悬空，每级子级芯片的旁路输入端为下拉设计，悬空状态下为低电平。
54.可选地，如图2所示的多片电路级联通信系统包括4级子级芯片；如图6所示的多片
电路级联通信系统包括l级子级芯片。
55.可选地，如图3所示，兼容spi接口的可配置菊花链电路结构包括：
56.通用spi通信接口，分别与片选信号sen、串行时钟输入信号sclk、串行输入信号sdi及复位输入信号rst相连，在普通串行通信模式下接收串行数据输入；
57.基于spi的菊花链接口，分别与片选信号sen、串行时钟输入信号sclk、串行输入信号sdi及复位输入信号rst相连，在菊花链通信模式下接收串行数据输入；
58.串行输出信号选择模块，与串行输入信号sdi、通用spi通信接口及基于spi的菊花链接口连接，对串行输入信号sdi、通用spi通信接口的串行输出信号sdo_spi及基于spi的菊花链接口的串行输出信号sdo_dcm进行选择输出；
59.数据寄存输出选择模块，与通用spi通信接口及基于spi的菊花链接口连接，对通用spi通信接口的寄存数据输出信号及所述基于spi的菊花链接口的寄存数据输出信号进行选择输出，其输出端接每级子级芯片的控制寄存器组。
60.其中，通用spi通信接口为通用的spi通信接口，其结构可参考现有技术，在此不再赘述。
61.详细地，如图3所示，串行输出信号选择模块包括：
62.第一选择器mux1，分别与通用spi通信接口、基于spi的菊花链接口和菊花链模式的使能控制信号dcm_en相连，在菊花链模式的使能控制信号dcm_en的控制下，对通用spi通信接口的串行输出信号sdo_spi和基于spi的菊花链接口的串行输出信号sdo_dcm进行选择输出，其输出端输出串行输出信号sdo_t；
63.第二选择器mux2，分别与第一选择器mux1的输出、串行输入信号sdi和旁路输入信号bypass相连，在旁路信号bypass的控制下，对串行输入信号sdi和第一选择器mux1的输出sdo_t进行选择输出；
64.其中，第二选择器mux2的输出信号作为每级子级芯片的串行输出信号sdo。
65.详细地，如图3所示，数据寄存输出选择模块包括：
66.反相器inv1，其输入端与片选信号sen相连，对片选信号sen逻辑取反；
67.第一与门and2x1，其输入端分别与通用spi通信接口和反相器inv1的输出端相连，对通用spi通信接口输出的信号m/r_spi及片选信号sen的取反信号进行与运算，在其输出端得到使能信号en1；
68.第一数据寄存器组，分别与通用spi通信接口、第一与门and2x1的输出端和串行时钟输入信号sclk相连，第一与门and2x1产生第一数据寄存器组锁存数据时的使能信号en1，在最后一个串行时钟的上升沿锁存通用spi通信接口输出的并行数据，其接收通用spi通信接口输出的地址信号addr_spi[n-m-1]和串行输出信号spi_d[m-1:0]并输出寄存数据信号data_spi[m-1:0]。
[0069]
其中，第一数据寄存器组为m位数据寄存器组，m为正整数如8、16等。
[0070]
详细地，如图3所示，数据寄存输出选择模块还包括：
[0071]
d触发器dffr1，带有复位端，分别与串行时钟输入信号sclk、复位输入信号rst相连，在ck端接串行时钟输入信号sclk，在r端接复位输入信号rst，在输出端q端产生菊花链模式的使能控制信号dcm_en；
[0072]
第三选择器mux3，分别与d触发器dffr1和片选信号sen相连，第三选择器mux3的两
个输入端分别接d触发器dffr1的输出端q端和输出端qn端，第三选择器mux3的控制端接片选信号sen，第三选择器mux3的输出端接d触发器dffr1的输入端d端，在片选信号sen控制下，对d触发器dffr1的q端和qn端进行选择输出；
[0073]
第二与门and3x1，其输入端分别与基于spi的菊花链接口、片选信号sen和第三选择器mux3的输入端相连，对基于spi的菊花链接口输出的信号dcm_m/r、片选信号sen及菊花链模式的使能控制信号dcm_en进行与运算，在其输出端输出使能信号en2；
[0074]
第二数据寄存器组，分别与基于spi的菊花链接口、第二与门and3x1的输出端和加载控制信号load相连，第二与门and3x1产生第二数据寄存器组锁存数据时的使能信号en2，在加载控制信号load的上升沿锁存基于spi的菊花链接口在第二数据寄存器组中的移位保存值，其接收通用spi通信接口输出的地址信号dcm_addr[n-m-1]和串行输出信号dcm_d[m-1:0]并输出寄存数据信号data_dcm[m-1:0]。
[0075]
其中，第二数据寄存器组同样为m位数据寄存器组。
[0076]
详细地，如图3所示，数据寄存输出选择模块还包括：
[0077]
第四选择器mux组1，分别与第一数据寄存器组、第二数据寄存器组和菊花链模式的使能控制信号dcm_en相连，在菊花链模式的使能控制信号dcm_en的控制下，对第一数据寄存器组的寄存数据信号data_spi[m-1:0]和第二数据寄存器组的寄存数据信号data_dcm[m-1:0]进行选择输出，在其输出端输出数据信号data[m-1:0]，且其输出端接每级子级芯片的控制寄存器组。
[0078]
可选地，如图3所示，第一与门and2x1包括二输入与门，第二与门and3x1包括三输入与门，第一选择器mux1、第二选择器mux2、第三选择器mux3及第四选择器mux组1包括二选一选择器。
[0079]
在本发明的一个实施例中，多片电路级联通信系统中通用spi通信接口和基于spi的菊花链接口的串行输入端口的信号时序请参考图4所示。
[0080]
详细地，下面将对上述兼容spi接口的可配置菊花链电路结构的工作原理进行简单的说明。
[0081]
更详细地，当兼容spi接口的可配置菊花链电路结构处于通用spi通信模式时，此时为写寄存器操作，每级子级芯片的外部的串行输入数据，将在通用spi通信接口中被接收，如果接收的命令w/r＝0，则在接收串行时钟输入信号sclk最后一个时钟的下降沿时，在接收的命令w/r、地址信号addr_spi[n-m-1]和串行通信片选信号sen的控制下，将串行接收到的数据存入位于第一数据寄存器组中接收地址addr对应的寄存器中，并同时输出到片外；当为读寄存器操作时，每级子级芯片外部的串行输入数据，将在通用spi通信接口中被接收，如果接收的命令w/r＝1，将在接收完地址addr信息后，在串行时钟输入信号sclk的第一个时钟的上升沿，根据接收的命令w/r、地址信号addr_spi[n-m-1]，将对应这个地址的寄存器存储的数据读取到串行接收寄存器中，并通过串行输出端口sdo_spi输出，最终在菊花链模式的使能控制信号dcm_en、旁路输入信号bypass的控制下，输出到片外的sdo端口。
[0082]
更详细地，如图5所示，菊花链模式的使能控制信号dcm_en的产生过程如下：
[0083]
a、在外部输入的复位信号rst高电平有效复位时，q端输出低电平，即复位后d触发器dffr1号dcm_en的电平为低电平；
[0084]
b、当输入的片选信号sen为高电平时，第三选择器mux3选择d触发器dffr1的qn端
输出作为d触发器dffr1的d端的数据输入；在维持片选信号sen为高电平期间，串行输入时钟信号sclk第一次出现下降沿时，将触发d触发器dffr1采集d端输入数据，而d端输入数据此时连接的是d触发器dffr1的qn端，即在片选信号sen的高电平期间、串行输入时钟信号sclk下降沿时触发，d触发器dffr1的q端输出将取反，由复位的低电平转变成高电平，也就是说菊花链模式的使能控制信号dcm_en为高电平；
[0085]
c、当输入的片选信号sen由高电平变为低电平时，第三选择器mux3选择d触发器dffr1的q端输出作为d触发器dffr1的d端的数据输入，在维持片选信号sen为低电平期间，串行输入时钟信号sclk出现若干下降沿信号时，将触发d触发器dffr1采集d端输入数据，而d端输入数据此时一直连接的是d触发器dffr1的q端，即在片选信号sen低电平期间串行输入时钟信号sclk下降沿触发时，d触发器dffr1的q端将保持高电平输出值不变，也就是说菊花链模式的使能控制信号dcm_en保持高电平不变；
[0086]
d、当输入的片选信号sen由低电平恢复到高电平期间，串行输入时钟信号sclk再次出现下降沿信号时，将触发d触发器dffr1触发器采集d端输入数据，而d端输入数据此时连接的是d触发器dffr1的qn端，即在片选信号sen高电平期间、串行输入时钟信号sclk再次下降沿触发时，d触发器dffr1的q端输出将取反，q端维持的高电平转变成低电平，即菊花链模式的使能控制信号dcm_en变为低电平；
[0087]
e、在片选信号sen的高电平期间，随着串行输入时钟信号sclk下降沿信号持续的出现，菊花链模式的使能控制信号dcm_en也将在高电平、低电平间反复切换，即在片选信号sen的高电平期间，连续出现的串行输入时钟信号sclk的两个下降沿构成一对触发信号，使得菊花链模式的使能控制信号dcm_en产生一个高电平脉冲，脉冲宽度由相应两个下降沿的间隔决定。
[0088]
如图5所示，当片选信号sen维持在高电平期间，串行输入时钟信号sclk的第一个下降沿时，菊花链模式的使能控制信号dcm_en由低电平变为高电平(菊花链模式的使能控制信号dcm_en高电平有效)，电路进入菊花链模式；当片选信号sen维持在高电平期间，串行输入时钟信号sclk的第二个下降沿时，菊花链模式的使能控制信号dcm_en由高电平变为低电平，电路结束菊花链模式，恢复到普通的spi模式；菊花链模式的使能控制信号dcm_en为电路内部产生的信号，不占用端口的引脚资源。
[0089]
更详细地，如图6及图7所示，当兼容spi接口的可配置菊花链电路结构处于基于spi的菊花链模式进行通信时，对应写寄存器操作的原理如下：
[0090]
a’、如图6所示，针对包括l级子级芯片的多片电路级联通信系统，在写寄存器操作时需要主控芯片发送l个写寄存器操作命令，这个写寄存器命令共n位，由一位读写命令r/w、n-m-1位寄存器寻址地址addr、m位配置寄存器的数据组成；当主控芯片对级联的l级子级芯片写寄存器操作时，需要在主控芯片中对l级子级芯片中的每一级子级芯片的n位写命令数据进行配置，即写命令r/w为“0”、n-m-1位寄存器寻址地址addr为对应子级芯片需要配置的寄存器地址、m位配置寄存器的数据为地址addr所指向的寄存器需要配置的数据；
[0091]
b’、从片选信号sen的下降沿开始串行写入命令数据并移位传输，在片选信号sen进入低电平状态后，如图6及图7所示，主控芯片开始通过串行输出端口向级联的第一级子级芯片串行发送写命令数据，并移位存入在第一级子级芯片的n位移位寄存器的寄存器中，待第一个n位写命令数据发送完毕，第一子级中n位移位寄存器则依次存入n位写命令数据，
待主控芯片发送第二个n位写命令数据的第一位数据“命令r/w”时，第一子级中n位移位寄存器移位接收这位数据的同时，第一子级中n位移位寄存器的寄存器n将移位输出第一个n位写命令数据的第一位数据“命令r/w”给第二子级芯片中的n位移位寄存器的寄存器，如此持续，待l个n位写命令数据发送完毕，则这l个n位写命令数据将分别对应存入各子级芯片的n位移位寄存器中；
[0092]
c’、主控芯片在复位时将加载控制信号load信号复位为低电平，待所有写命令数据移位存入移位寄存器中且片选信号sen置为高电平后，主控芯片将加载控制信号load信号置为高电平，在片选信号sen高电平期间，加载控制信号load高电平持续时间至少要大于串行时钟一个周期，然后主控芯片将加载控制信号load信号置为低电平；
[0093]
d’、在片选信号维持sen高电平期间，当加载控制信号load由低电平变成高电平时，级联的每一级子级芯片的移位寄存器中的数据将被加载到第二数据寄存器组某一个地址对应的m位寄存器中，这个地址由写命令中的addr决定，从而完成菊花链模式下的写操作。即在片选信号维持sen高电平期间、加载控制信号load的上升沿命令被执行，移位寄存器值被加载到n位数据寄存器组。
[0094]
更详细地，在多片电路级联通信系统中，对不同的子级芯片可以发不同的写控制命令信息，以实现对不同地址的寄存器进行不同信息的配置；主控芯片在写寄存器操作时，主控芯片需要通过串行通信接口发送l个n位写命令数据，发送数据格式是先发命令r/w位、再发寻址地址addr、最后发数据位，所有数据都是高位在前、地位在后。
[0095]
更详细地，如图8所示，当兼容spi接口的可配置菊花链电路结构处于基于spi的菊花链模式进行通信时，对应读寄存器操作的原理如下：
[0096]
a”、针对包括l级子级芯片的多片电路级联通信系统，在读寄存器时，就需要发送l个读寄存器操作命令，这个读寄存器命令共n位，由一位读写命令r/w、n-m-1位寄存器寻址地址addr、m位配置寄存器的数据组成；当主控芯片对l级子级芯片读寄存器操作时，需要在主控芯片中对l级子级芯片中的每一级子级芯片的n位读命令数据进行配置，即读命令r/w为“1”、n-m-1位寄存器寻址地址addr为对应子级芯片需要配置的寄存器地址、m位配置寄存器的数据为地址addr所指向的寄存器需要配置的数据；
[0097]
b”、在片选信号sen进入低电平状态后，如图8所示，主控芯片开始通过sdo端口向级联的第一级子级芯片串行发送读命令数据，并移位存入在第一级子级芯片的n位移位寄存器的寄存器1中，待第一个n位读命令数据发送完毕，第一子级中n位移位寄存器则依次存入n位读命令数据，待主控芯片发送第二个n位读命令数据的第一位数据“命令r/w”时，第一子级中n位移位寄存器移位接收这位数据的同时，第一子级中n位移位寄存器的寄存器n将移位输出第一个n位读命令数据的第一位数据“命令r/w”给第二子级芯片中的n位移位寄存器的寄存器1，如此持续，待l个n位读命令数据发送完毕，则这l个n位读命令数据将分别对应存入各子级n位移位寄存器中；
[0098]
c”、主控芯片在复位时将加载控制信号load信号复位为低电平，待所有读命令数据移位存入移位寄存器中且片选信号sen置为高电平后，主控芯片将加载控制信号load信号置为高电平，在片选信号维持sen高电平期间，加载控制信号load高电平持续时间至少要大于串行时钟一个周期，然后主控芯片将加载控制信号load信号置为低电平；
[0099]
d”、在片选信号sen维持高电平期间，级联的每一级子级芯片由于接收到读命令，
所以当加载控制信号load由低电平变成高电平时，子级芯片将根据接收的地址addr，对该地址的m位寄存器中的数据加载到移位寄存器中对应的数据位置，即用接收到的地址对应寄存器中的数据替换移位寄存器中对应的m位配置寄存器中的数据，从而完成寄存器数据的取操作，如图8所示，在加载控制信号load的上升沿执行读取命令，将读出的数据加载到移位寄存器对应数据位置d11～d0；
[0100]
e”、在片选信号sen由高电平变为低电平时，主控芯片再次发送同样的l个读寄存器操作命令，即通过移位方式，将取出来的数据移位输出给主控芯片，从而完成菊花链模式下的读操作，如图8所示，移位输出读出的数据，需要继续发送同样字节的空数据。
[0101]
其中，主控芯片第一次发送的l个读寄存器操作命令是发送读命令控制位和要读操作的寄存器地址，主控芯片第二次发发送的l个读寄存器操作命令是将在加载控制信号load上升沿进行取数据操作后的数据进行移位输出给主控芯片。
[0102]
同样地，在多片电路级联通信系统中，主控芯片进行读寄存器操作时，对不同的子级芯片可以发不同的读控制命令信息，以实现对不同地址的寄存器进行读操作；主控芯片进行读寄存器操作时，主控芯片需要通过串行通信接口发送l个n位读命令数据，发送数据格式是先发读命令r/w位、再发读寄存器地址addr、最后发数据位，所述的数据位可发任意数据，所有数据都是高位在前、地位在后。
[0103]
详细地，上述兼容spi接口的可配置菊花链电路在菊花链模式下的子级电路可以被旁路控制操作，如图9所示，其原理如下：
[0104]
在多片电路级联通信系统中，当旁路输入信号bypass为低电平时，子级芯片处于正常的菊花链工作模式；当旁路输入信号bypass为高电平时，子级芯片的菊花链模式被旁路(屏蔽)，子级芯片通过串行接口接收的串行时钟输入信号直接传输到子级芯片的串行输出端口。
[0105]
此外，本发明的多片电路级联通信系统是基于纯数字逻辑实现的，应用在需要多片电路级联通信系统中的子级电路芯片中，采用工艺根据子级电路芯片决定。
[0106]
综上所述，在本发明所提供的包含兼容spi接口的可配置菊花链电路结构的多片电路级联通信系统中，多片电路级联通信系统的多级子级芯片之间通过菊花链方式连接，每级子级芯片的级联通信接口包括兼容spi接口的可配置菊花链电路结构，通过结合通用spi通信接口和菊花链结构，在同样的spi通信接口管脚资源的情况下，可实现一颗主控芯片与多颗子级电路芯片级联通信，主控芯片可以对每颗级联的子级电路芯片进行所有寄存器的写寄存器、读寄存器操作，对每颗级联的子级电路芯片进行不同地址的寄存器写、读操作，有选择性的旁路子级电路芯片等精准的点对点和点对多操作，这种电路结构实现了主控芯片对级联子级电路芯片的精准管理和控制，有效解决了现有的多片电路级联通信接口中级联方案功能单一、无法应用到复杂需求场合的问题。
[0107]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。