技术特征：
1.一种基于高速差分信号的芯片级联方法，其特征在于，所述方法包括：通过差分高速输入接口的高速差分总线将数据输入到总线仲裁模块，由总线仲裁模块判断数据流中的某一部分或者全部是否进入计算单元的存储模块，没有进入本计算单元的继续从差分高速输出接口发出，流向下一个计算单元；进入本计算单元的数据，交由计算引擎模块计算结果，结果数据返回存储模块中，再从差分高速输出接口发送到下一个计算单元；当计算引擎处于计算状态中并没有到达输出结果的这段时间里，该计算单元处于忙碌状态；否则处于空闲状态。2.根据权利要求1所述的一种基于高速差分信号的芯片级联方法，其特征在于，所述的差分高速差分总线中的数据会同时包含下列任意一种或多种类型：1)该数据包是计算数据，其中明确标志了接收本数据包的计算单元的id信息，则该数据包只会被包含该id的计算单元总线仲裁模块接收，其他计算单元对此数据包只执行过顶传输操作；如果没有符合条件的计算单元，该数据包会传递返回计算控制模块；2)该数据包是计算数据，但没有标志接收本数据包的计算单元的id信息，则该数据包会被第一个空闲状态的计算单元接收，处于忙碌状态的计算单元对此数据包只执行过顶传输操作；如果没有符合条件的计算单元，该数据包会传递返回计算控制模块；3)该数据包是结果数据；则所有计算单元对此数据包只执行过顶传输操作。3.根据权利要求1所述的一种基于高速差分信号的芯片级联方法，其特征在于，每个计算单元就是一颗独立的soc/asic芯片，所述芯片内置计算单元。4.根据权利要求3所述的一种基于高速差分信号的芯片级联方法，其特征在于，所述的计算单元支持mipi/lvds接口和spi/i2c/uart接口。5.根据权利要求1所述的一种基于高速差分信号的芯片级联方法，其特征在于，所述的差分高速总线为mipi总线，也可以为lvds/bt1120高速总线。6.根据权利要求1所述的一种基于高速差分信号的芯片级联方法，其特征在于，所述方法利用高速总线协议来统一传输计算数据和结果数据，并不需要分开两条数据通路。7.根据权利要求1所述的一种基于高速差分信号的芯片级联方法，其特征在于，所述的计算控制模块由fpga或者asic芯片实现。
技术总结
本发明提供了一种基于高速差分信号的芯片级联方法，所述方法包括：通过差分高速输入接口的高速差分总线将数据输入到总线仲裁模块，由总线仲裁模块判断数据流中的某一部分或者全部是否进入计算单元的存储模块，没有进入本计算单元的继续从差分高速输出接口发出，流向下一个计算单元；进入本计算单元的数据，交由计算引擎模块计算结果，结果数据返回存储模块中，再从差分高速输出接口发送到下一个计算单元；当计算引擎处于计算状态中并没有到达输出结果的这段时间里，该计算单元处于忙碌状态；否则处于空闲状态。否则处于空闲状态。否则处于空闲状态。
技术研发人员：刘远
受保护的技术使用者：合肥君正科技有限公司
技术研发日：2020.05.27
技术公布日：2021/12/2