用于对链路上的功率和延迟进行优化的方法和装置的制造方法
【技术领域】
[0001] 本申请涉及基于处理器的系统，以及在基于处理器的系统的链路内的有效的处理 机器级的代码。
【背景技术】
[0002] 当打开基于处理器的系统时，运行系统内的指令用于对系统的各个部分（例如， 视频显示器、键盘、以及硬盘）进行加电。最后，加载通常包括美观的图形用户界面的操作 系统。所加载的操作系统使得用户能够通常通过向系统上加载软件，利用系统来进行各种 各样不同的动作。
[0003] 除了这些操作之外，在系统用户的视线之外，发生了很多其他动作。例如，系统内 的便携式机器代码（pcode)，使系统内的不同实体能够彼此通信。所述实体包括但不限于： 中央处理单元（CPU)、存储器、图形控制器、总线、以及连接到各种外围设备并且控制外围设 备的外围设备集线器，所述外围设备连接到基于处理器的系统。
[0004] 如同更高层级的操作系统、驱动程序、以及加载到系统中的其他软件那样，系统内 部运行的便携式机器代码可能会发生延迟，这降低了系统的效率。延迟是对时延的度量，并 且可能影响几乎任何设备之间的任何通信。
[0005] 当前很多系统构建于快速PCI标准（PCIe)下，其中链路功率、设备之间的通道数 量是可调节的。在PCIe下，一个、两个、四个、八个、十六个和三十二个通道是可能的。由此， "乘八"（x8)系统表示存在八条通道正在使用，每条通道具有两个差分信令对，一对用于发 送，而另一对用于接收。在给定时刻正在使用的通道数影响系统的吞吐量，从而影响进行操 作的速度。
[0006] 仍然在PCIe下，当前很多基于处理器的系统设计有低功率状态。尤其是对于膝上 计算机、蜂窝电话、和其他功率敏感的设备，在未使用系统时发生低功率状态，从而有望延 长电池寿命，从而延长设备的可携带性。尽管可以通过关闭系统的部分来实现低功率状态， 但是减小链路功率也是用于减小由系统的消耗功率的机制。
[0007] 减小链路功率来节能可能增大系统的延迟。存在解决方案可以减轻延迟问题。所 述解决方案依赖于1) "敏捷的"硬件，2)深度缓冲区，3)未饱和的队列，或4)，1)、2)和3) 的组合。
[0008] 如果系统中的硬件足够敏捷，例如，硬件可以快速地对链路重新供应。例如，存在 连接在CPU之间的专用的总线，其被称为快速路径互连（QPI)总线。QPI总线被设计成加快 两个CPU之间的通信，并且具有链路宽度指示符LOp。在从一个链路宽度上调到另一个链路 宽度期间，QPI的LOp "熄灭"时间仅为几十纳秒，这样允许对于CPU之间繁重的业务服务突 发而言有几十微秒量级的短响应延迟。
[0009] 深度缓冲区由端点提供。例如，网络接口卡（NIC)可以在其LAN到PCIe管道中提 供64千字节的缓冲存储装置。这样为NIC提供了大量的数据，用于在处理流期间通过管道 馈送。大型缓冲区通过存储进入的请求来隐藏延迟，同时例如在退出功率控制状态时，耗电 设备返回到满负荷操作。在当前上下文中，消耗设备是暂时（例如，几微秒）离线的缓冲区 内容消耗PCIe链路。
[0010] 发送队列可以有助于延迟问题，但预计以特定的方式进行表现。例如，QPI总线具 有与高速缓存缺失的相对随机的行为相组合的小分组有效载荷，使得将其相对小的（几十 行）队列在大部分时间中处在"不饱和"状态。在满负载时，队列很少是空的，而很少是满 的。因此，对于QPI总线而言，队列深度阈值作为延迟的代理可以很好地工作。
[0011] 现在考虑主要任务是用于传送网页的前端服务器的典型PCie行为。硬件不是"敏 捷的" :PCie重新提供周期招致链路几微秒量级的熄灭，其使得用于重新提供决策的"检查 点"间隔进入毫秒范围。根复合缓冲区仅仅为四千字节深：要发送的网页是大更多倍的。因 此，在网页开始通过PCIe发射机管道"倾泻"时，使队列饱和，并且在其停止时，队列变空。 队列在一些中间状态中"反复弹跳"的可能非常小。因此，在根复合中使用队列深度阈值充 当了延迟的不良代理。
[0012] 由此，存在对克服现有技术的缺点的解决方案的持续的需要。
【附图说明】
[0013]本文的以上方面和很多伴随的优点将变得更容易意识到并且同时变得更好理解 了，这是因为通过参考以下的【具体实施方式】，在结合附图考虑来参考以下【具体实施方式】时， 在各个附图中，类似的附图标记指代类似的部分，除非另有指定。
[0014] 图1是根据一些实施例的系统的简化的框图，所述系统包括用于连接计算机系统 中的I/O设备的串行点到点互连；
[0015] 图2是根据一些实施例的分层协议栈的简化的框图；
[0016] 图3是根据一些实施例的事务描述符的简化的框图；
[0017] 图4是根据一些实施例的串行点到点链路的简化的框图；
[0018] 图5是根据一些实施例的用于对链路上的功率和延迟进行优化的系统的简化的 框图；
[0019] 图6是示出了根据一些实施例的显示了由图5的系统执行的操作的简化流程图；
[0020]图7是根据一些实施例的利用图5的系统来对多处理器系统内的一个或多个链路 上的功率和延迟进行优化的的多处理器系统的简化的框图；
[0021] 图8是由一个实施例利用的协议架构的图；以及
[0022] 图9是用于根据所要求保护的主题利用的物理互连的装置的框图。
【具体实施方式】
[0023] 根据本文描述的实施例，公开了用于对在基于处理器的系统内部工作的链路的延 迟和功率进行优化的系统和方法。所述系统和方法包括被构建成不依赖于队列深度阈值的 队列的延迟计。所述系统和方法还包括反馈日志，其对关于增大的延迟目标的功率减小进 行优化，以对由链路的物理特性施加的迟滞的重供应行为做出反应。
[0024] 在以下的【具体实施方式】中，参考了附图，附图作为示例示出了可以实践本文所描 述的主题的具体实施例。然而，要理解，本领域的普通技术人员在阅读本公开之后，其他实 施例将变得显而易见。因此，以下的【具体实施方式】不应以限制性地意义被解释，因为所要求 保护的主题的范围是由权利要求书所限定的。
[0025] 下文描述了用于对在基于处理器系统的内部工作的链路的延迟和功率进行优化 的系统和方法。正如本文所使用的，链路是基于处理器的系统的两个单元之间的任何连接。 例如，链路可以是在基于处理器的系统的两个CPU之间的QPI总线上的连接。或者链路可 以是在CPU中的一个和外围控制器集线器（PCH)或其他支持电路之间的连接。本文描述的 操作可以应用于基于处理器的系统内的若干不同链路中的任何链路。
[0026] 串斗亍点至I丨点分层幼、议.链.路/互连
[0027] 图1是根据一些实施例的系统的简化的框图，所述系统包括经由串行链路耦合到 控制器集线器的设备。系统500包括处理器502和耦合到控制器集线器504的系统存储器 508。处理器502包括任何处理元件，例如，微处理器、主机处理器、嵌入式处理器、协处理器 或其他处理器。处理器502通过前端总线（FSB) 526耦合到控制器集线器504。在一些实施