主板的制作方法
【技术领域】
[0001] 本发明涉及一种主板，尤指一种具有信号切换电路的主板。
【背景技术】
[0002] 为了方便调试代码，各半导体厂商在设计的时候一般都会加一个被称之为JTAG 的接口。Intel处理器早期并没有支持JTAG，比如286,386,486EX等，从Pentium开始， Intel处理器也开始加入JTAG的支持，这个JTAG接口被命名为ITP(InTargetProbe)，是 一个25针双列直插的接口，后来由于PCB布局空间的限制，又分别定义了比较节省空间的 ITP700FleX接口，信号定义都一样但是用了更小的连接器封装。从IntelCoreCPU开始， 随着调试复杂度的增强，在ITP的基础上，Intel定义了一个新的调试接口叫XDP(extend DebugPort)，标准封装模式为60引脚。为了更方便调试人员调试代码，主板上通常有两个 XDP连接器，分别连接至CPU及芯片组，然而，XDP连接器引脚多，尺寸较大，如果主板上装设 两个XDP连接器，既浪费空间，又不利于节省成本。
【发明内容】
[0003] 鉴于以上内容，有必要提供一种主板，该主板的CPU及芯片组能通过信号切换电 路共用一个连接器。
[0004] -种主板，包括一CPU、一芯片组、一连接器及一信号切换电路，所述信号切换电路 包括一控制信号输出模组、一与所述CPU相连的第一开关模组及一与所述芯片组相连的第 二开关模组，所述连接器包括与所述第一开关模组及第二开关模组相连的引脚，所述控制 信号输出模组输出信号控制所述第一开关模组或第二开关模组的导通或断开状态，所述第 一开关模组导通时，所述第二开关模组断开，所述连接器的引脚通过所述第一开关模组连 接至所述CPU;所述第二开关模组导通时，所述第一开关模组断开，所述连接器的引脚通过 所述第二开关模组连接至所述芯片组。
[0005] 在一实施方式中，所述控制信号输出模组包括一第一芯片，所述第一芯片包括一 输入端、一与所述第一开关模组相连的第一输出端及一与所述芯片组相连的第二输出端， 所述输入端的信号为第一信号时，所述第一输出端输出信号使所述第一开关模组断开，所 述第二输出端输出信号使所述第二开关模组导通；所述输入端的信号为第二信号时，所述 第一输出端输出信号使所述第一开关模组导通，所述第二输出端输出信号使所述第二开关 模组断开。
[0006] 在一实施方式中，所述第一信号及第二信号的电平高低相反，所述第一芯片的输 入端接有一跳帽，所述跳帽用于切换所述第一信号及第二信号。
[0007] 在一实施方式中，所述第一芯片的输入端与一南桥芯片的GPI0接口相连，所述 GPI0接口输出所述第一信号或第二信号至所述第一芯片的输入端。
[0008] 在一实施方式中，所述第一芯片集成有两个场效应管并包括第一引脚、第二引脚、 第三引脚、第四引脚、第五引脚及第六引脚，该两场效应管其中之一的源极、栅极及漏极分 别与所述第一引脚、第二引脚及第六引脚相连；该两场效应管其中之另一的漏极、源极及栅 极分别与所述第三引脚、第四引脚及第五引脚相连。
[0009] 在一实施方式中，所述第五引脚与所述第一芯片的输入端相连，所述第三引脚与 所述第一芯片的第一输出端相连，所述第六引脚与所述第一芯片的第二输出端相连；所述 第一输出端及第二输出端输出的信号电平高低相反。
[0010] 在一实施方式中，所述第一开关模组包括一第二芯片，所述第二芯片集成有两个 场效应管并包括第一引脚、第二引脚、第三引脚、第四引脚、第五引脚及第六引脚，该两场效 应管其中之一的源极、栅极及漏极分别与所述第一引脚、第二引脚及第六引脚相连；该两场 效应管其中之另一的漏极、源极及栅极分别与所述第三引脚、第四引脚及第五引脚相连；所 述第三引脚与所述CPU相连，所述第六引脚与所述连接器相连，所述第五引脚与所述第一 芯片的第一输出端相连。
[0011] 在一实施方式中，所述第二开关模组包括一第三芯片，所述第三芯片集成有两个 场效应管并包括第一引脚、第二引脚、第三引脚、第四引脚、第五引脚及第六引脚，该两场效 应管其中之一的源极、栅极及漏极分别与所述第一引脚、第二引脚及第六引脚相连；该两场 效应管其中之另一的漏极、源极及栅极分别与所述第三引脚、第四引脚及第五引脚相连；所 述第三引脚与所述芯片组相连，所述第六引脚与所述连接器相连，所述第五引脚与所述第 一芯片的第二输出端相连。
[0012] 在一实施方式中，所述连接器为一XDP连接器，所述XDP连接器包括与所述CPU及 芯片组直接相连的引脚及通过所述信号切换电路与所述CPU或芯片组相连的引脚。
[0013] 与现有技术相比，上述主板利用其信号切换电路，使主板上的CPU及芯片组能共 用一个连接器，连接器的数量减少，节省连接器占用的空间及成本。
【附图说明】
[0014] 图1是本发明主板一实施方式的组成模块图。
[0015] 图2是图1中信号切换电路的控制信号输出模组一实施方式的电路图。
[0016] 图3是图1中信号切换电路的第一开关模组的电路图。
[0017] 图4是图1中信号切换电路的第二开关模组的电路图。
[0018] 图5是图1中信号切换电路的控制信号输出模组另一实施方式的电路图。
[0019] 图6是图1中信号切换电路的第三开关模组的电路图。
[0020] 图7是图1中信号切换电路的第四开关模组的电路图。
[0021] 主要元件符号说明
如下【具体实施方式】将结合上述附图进一步说明本发明。
【具体实施方式】
[0022] 请参阅图1，在一实施方式中，一主板包括一CPU10、一XDP连接器20、一芯片组 30及一信号切换电路40。所述XDP连接器20包括多个引脚(如60个引脚)，其中一些引 脚能直接连接至所述CPU10及芯片组30,这些引脚的信号能共用至所述CPU10及芯片组 30 ;XDP连接器20的另一些引脚通过所述信号切换电路40连接至所述CPU10及芯片组30， 为CPU10或芯片组30提供不能共用的信号。所述信号切换电路40包括一控制信号输出 模组50、一第一开关模组60及一第二开关模组70。
[0023] 请参阅图2,所述控制信号输出模组50包括一第一芯片QV32,所述第一芯片QV32 集成有两个NM0S管并包括第一引脚、第二引脚、第三引脚、第四引脚、第五引脚及第六引 脚，该两场效应管其中之一的源极、栅极及漏极分别与所述第一引脚、第二引脚及第六引脚 相连；该两场效应管其中之另一的漏极、源极及栅极分别与所述第三引脚、第四引脚及第五 引脚相连。第一芯片QV32的第一及第四引脚接地，第一芯片QV32的第二引脚与第三引脚 相连，第一芯片QV32的第三引脚通过电阻R1连接至一 +12V的直流电源，第一芯片QV32的 第五引脚通过电阻R4连接至一节点A，一电阻R3的一端接有+5V的直流电源，电阻R3的另 一端与所述节点A相连。第一芯片QV32的第六引脚通过电阻R2连接至+12V的直流电源。
[0024] 在一实施方式中，所述节点A连接至一跳帽J1 (见图2)，所述跳帽J1包括两个引 脚，其中一个引脚与所述节点A相连，另一节点接地。当跳帽J1的两个引脚断开时，节点A 输入高电平的信号至第一芯片QV32的第五引脚；当跳帽J1的两个引脚短接时，节点A输出 低电平的信号至第一芯片QV32的第五引脚。
[0025] 请参阅图5,在另一实施方式中，所述节点A连接至一南桥芯片US1D的GPI032引 脚，南桥芯片US1D的GPI032引脚能按软件的设置自动输出高或低电平的信号至第一芯片 QV32的第五引脚。
[0026] 请参阅图3,所述第一开关模组60包括一第二芯片QV35,所述第二芯片QV35集成 有两个NM0S管并包括第一引脚、第二引脚、第三引脚、第四引脚、第五引脚及第六引脚，该 两场效应管其中之一的源极、栅极及漏极分别与所述第一引脚、第二引脚及第六引脚相连； 该两场效应管其中之另一的漏极、源极及栅极分别与所述第三引脚、第四引脚及第五引脚 相连。第二芯片QV35的第一及第四引脚相连，第二芯片QV35的第二引脚与第五引脚共同连 接至所述第一芯片QV32的第三引脚，第一芯片QV32的第三引脚能输出第一输出信号（P9_ INV)至所述第一开关模组60 ;第二芯片QV35的第三引脚连接至CPU10的引脚CFG[0];第 二芯片QV35的第六引脚连接至XDP连接器20的引脚0BSDATA_A0。
[0027] 请参阅图4,所述第二开关模组70包括一第三芯片QV38,所述第三芯片Q