存储器控制设备、信息处理设备及其控制方法
【技术领域】
[0001 ] 本发明涉及存储器控制设备、信息处理设备及其控制方法。
【背景技术】
[0002]一般地已知控制NAND闪速存储器的NAND闪速存储器控制器用于执行损耗均衡以延长NAND闪速存储器的寿命。损耗均衡根据NAND闪速存储器控制器而使用各种方法，并且执行损耗均衡的时刻也根据NAND闪速存储器控制器而不同。
[0003]在系统控制器连接至NAND闪速存储器控制器的结构的情况下，可能发生以下情形:在执行损耗均衡后，系统控制器所管理的表格中的数据可以被复制至NAND闪速存储器中的其它块。这样，即使在系统控制器为了安全目的而擦除给定的数据的情况下，数据将残留在其它位置中也是有可能的。因而，NAND闪速存储器控制器可以具有完全擦除功能以使得完全地擦除这样的残留数据。完全擦除功能是通过覆盖由NAND闪速存储器控制器写入的数据来完全地擦除数据，并且数据的擦除在NAND闪速存储器中以块为单位执行的功能。由于这个原因，存在在擦除比NAND闪速存储器块小的数据的情况下性能下降的可能性；例如，日本特开2012-191370提供了一种解决该问题的技术。
[0004]日本特开2012-191370公开了在启用完全擦除模式的情况下基于作业的安全级别来动态切换图像处理的路径。
[0005]在开启完全擦除模式的情况下，存储在闪速存储器中的数据被完全擦除，因此能够维持安全级别。然而，在这种情况下，用户区域中的全部数据都受到完全擦除，因此即使不需要被完全擦除的数据也被完全擦除了。对全部数据完全擦除是耗时的，并且可能引起性能的下降。
【发明内容】
[0006]为了解决相关技术的这样的问题，本发明提供一种技术，其通过不将非易失性存储装置存储器的整体当做所要完全擦除的区域，而是将要完全擦除的区域独立于其它区域进行管理，来在维持安全级别的同时缓解性能的下降。
[0007]根据本发明的一方面，提供一种存储器控制设备，所述存储器控制设备控制对非易失性存储装置的访问，其特征在于，所述存储器控制设备包括:寻址单元，配置成将逻辑地址与所述非易失性存储装置中的物理地址相关联；设置单元，配置成设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；管理单元，配置成在通过所述设置单元设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；判断单元，配置成在已基于逻辑地址指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断与所述逻辑地址相关联的物理地址是否属于所述完全擦除地址；以及控制单元，配置成执行以下控制:在通过所述判断单元判断为所述物理地址属于所述完全擦除地址的情况下，将与所述逻辑地址相关联的物理地址的数据完全擦除，并且在通过所述判断单元判断为所述物理地址不属于所述完全擦除地址的情况下，取消至与所述逻辑地址相关联的物理地址的数据的链接。
[0008]根据本发明的另一方面，提供一种访问非易失性存储装置的信息处理设备，其特征在于，所述信息处理设备包括:寻址单元，配置成将逻辑地址与所述非易失性存储装置中的物理地址相关联；设置单元，配置成设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；管理单元，配置成在通过所述设置单元设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；判断单元，配置成在已指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断所述数据的物理地址是否属于所述完全擦除地址；以及控制单元，配置成执行以下控制:在通过所述判断单元判断为所述物理地址属于所述完全擦除地址的情况下，将所述数据完全擦除，并且在通过所述判断单元判断为所述物理地址不属于所述完全擦除地址的情况下，取消所述数据与逻辑地址之间的链接。
[0009]根据本发明的另一方面，提供一种控制存储器控制设备的控制方法，所述存储器控制设备控制对非易失性存储装置的访问，其特征在于，所述控制方法包括:关联步骤，将逻辑地址与所述非易失性存储装置中的物理地址相关联；设置步骤，设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；管理步骤，在所述设置步骤中设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；判断步骤，在已基于逻辑地址指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断与所述逻辑地址相关联的物理地址是否属于所述完全擦除地址；以及控制步骤，执行以下控制:在所述判断步骤中判断为所述物理地址属于所述完全擦除地址的情况下，将与所述逻辑地址相关联的物理地址的数据完全擦除，并且在所述判断步骤中判断为所述物理地址不属于所述完全擦除地址的情况下，取消至与所述逻辑地址相关联的物理地址的数据的链接。
[0010]根据本发明的另一方面，提供一种控制访问非易失性存储装置的信息处理设备的控制方法，其特征在于，所述控制方法包括:寻址步骤，将逻辑地址与所述非易失性存储装置中的物理地址相关联；设置步骤，设置将所述非易失性存储装置中的数据完全擦除的完全擦除模式；管理步骤，在所述设置步骤中设置了所述完全擦除模式的情况下，将所述非易失性存储装置中的所述物理地址分割为完全擦除地址以及其它地址，并且对所述完全擦除地址以及所述其它地址分开进行管理；判断步骤，在已指示将存储在所述非易失性存储装置中的数据擦除的情况下，判断所述数据的物理地址是否属于所述完全擦除地址；以及控制步骤，执行以下控制:在所述判断步骤中判断为所述物理地址属于所述完全擦除地址的情况下，将所述数据完全擦除，并且在所述判断步骤中判断为所述物理地址不属于所述完全擦除地址的情况下，取消所述数据与所述逻辑地址之间的链接。
[0011]根据本发明，能够在维持非易失性存储装置中数据的安全级别的情况下，缓解在擦除非易失性存储装置中的数据时性能的下降。
[0012]通过以下(参考附图)对典型实施例的说明，本发明的其它特征将变得明显。
【附图说明】
[0013]图1是示出根据实施例的信息处理设备的结构的框图。
[0014]图2是示出根据实施例的闪速存储器中的地址管理的概念图。
[0015]图3是示出在根据实施例的4千兆比特闪速存储器中块与页的概念的图。
[0016]图4是示出根据实施例的闪速存储器控制器的链接表的概念图。
[0017]图5是示出根据实施例的在闪速存储器控制器接收到写入命令的情况下执行的处理的流程图。
[0018]图6A-6C是示出根据实施例的在闪速存储器控制器接收到写入命令的情况下链接表中的转变的图。
[0019]图7是示出根据实施例的在闪速存储器控制器接收到擦除命令的情况下执行的处理的流程图。
[0020]图8A和SB是示出根据实施例的在闪速存储器控制器接收到擦除命令的情况下链接表中转变的图。
[0021]图9A和9B是示出根据实施例的在闪速存储器控制器接收到擦除命令的情况下链接表中的连接变化的图。
[0022]图10是示出根据实施例的通过闪速存储器控制器执行的针对闪速存储器的块初始化处理的流程图。
[0023]图11A-11C是根据实施例的在通过闪速存储器控制器执行的针对闪速存储器的块初始化处理期间链接表中的转变的图。
[0024]图12是示出根据第一实施例的闪速存储器控制器在链接表的主区域中设置完全擦除区域的处理的流程图。
[0025]图13是示出根据第一实施例的闪速存储器控制器将链接表的主区域分割为完全擦除区域与正常区域的状态的图。
[0026]图14是示出根据第一实施例的在闪速存储器控制器将链接表的主区域分割为完全擦除区域和主区域并且对这些区域进行管理的情况下接收到写入命令时的处理的流程图。
[0027]图15A-15C是示出根据第一实施例的在闪速存储器控制器将数据写入完全擦除区域的情况下链接表中的转变的图。
[0028]图16A-16C是示出根据第一实施例的在闪速存储器控制器将数据写入正常区域的情况下链接表中的转变的图。
[0029]图17是示出根据第一实施例的在完全擦除区域和主区域被分开管理的情况下闪速存储器控制器接收到擦除命令时执行的处理的流程图。
[0030]图18A和18B是示出根据第一实施例的在闪速存储器控制器擦除完全擦除区域中的数据的情况下链接表中的转变的图。
[0031]图19A和19B是示出根据第一实施例的在闪速存储器控制器接收到要将正常区域中的地址的数据擦除的命令的情况下块中的变化的图。
[0032]图20是示出根据第一实施例的在闪速存储器控制器分开管理完全擦除区域与正常区域的情况下所执行的块初始化处理的流程图。
[0033]图21A-21C是示出在图20中示出的块初始化处理期间链接表中的转变的图。
【具体实施方式】
[0034]以下将参考附图详细描述本发明的实施例。应当理解，以下实施例并不意在限制本发明的权利要求书，并且根据以下实施例描述的方面的全部组合对于根据本发明的解决问题的方案并不是必须的。以下，将控制对用作非易失性存储装置的NAND闪速存储器进行数据的读取/写入(访问)的闪速存储器控制器作为根据本发明的存储器控制设备的实施例进行说明。
[0035]图1是示出根据本实施例的信息处理设备的结构的框图。
[0036]该信息处理设备包括控制设备整体的操作的系统控制器10以及控制NAND闪速存储器(以下的“闪速存储器”)30的NAND闪速存储器控制器(以下的“闪速存储器控制器”)20。
[0037]系统控制器10通过通用总线40连接至闪速存储器控制器20。系统控制器10包括CPU 101、存储单元102、外部I/F 103、用户接口(UI) 104、RAM 105以及ROM 106，并且这些元件通过总线彼此相连接。CPU 101在设备启动时从ROM 106读出引导程