低功耗存储器的制造方法
【技术领域】
[0001]本发明涉及一种存储器，特别是涉及一种低功耗存储器。
【背景技术】
[0002]参阅图1，现有一种半导体存储器包含:多个间隔排列且互不电连接并用于传送一个数据的讯号位元线11、多个间隔排列且互不电连接并用于传送一个控制讯号的控制位元线12、多个存储器元件13，及多个分别电连接所述讯号位元线11的感测放大器14。
[0003]所述存储器元件13呈阵列排列于所述讯号位元线11及所述控制位元线12间，并分别电连接于所述讯号位元线11及所述控制位元线12，且受该控制讯号控制以输出该数据。
[0004]所述感测放大器14用于感应放大该数据并输出。
[0005]由于目前市场趋势所需的存储器容量愈来愈大，当存储器元件13阵列大到一定程度时，由于所述讯号位元线11距离变长而使寄生电容增加，会导致所述讯号位元线11难以被驱动到应有的电位，所以现有技术中需要加入所述感测放大器14来侦测所述讯号位元线11上的微小电位差异，并将该微小电位差异放大处理后以供后续使用。
[0006]然而感测放大器14耗电大，使得现有半导体存储器的整体耗电量难以下降，无法符合现今节能省电的趋势。
【发明内容】
[0007]本发明的第一目的在于提供一种能减少耗电且不需感测放大器的低功耗存储器。
[0008]本发明低功耗存储器包含:一个存储器单元及一个读取位元线单元。
[0009]该存储器单元包括多个存储器元件。
[0010]该读取位元线单元包括多个间隔排列且互不电连接的第一读取位元线，及一个第二读取位元线，每一个第一读取位元线电连接至少一个存储器元件。
[0011 ] 该低功耗存储器还包含一个缓冲单元。
[0012]该缓冲单元包括多个三态缓冲器，每一个三态缓冲器具有一个电连接其中一个第一读取位元线的输入端、一个电连接该第二读取位元线的输出端，及一个控制端，并受控制而于导通与不导通间切换。
[0013]本发明所述低功耗存储器，还包含一个偏压单元，该偏压单元包括多个分别电连接于所述三态缓冲器的输入端的第一偏压电路，用于提供偏压给所述三态缓冲器的输入端。
[0014]本发明所述低功耗存储器，还包含一个偏压单元，该偏压单元包括一个电连接于第二读取位元线的第二偏压电路，用于提供偏压给该第二读取位元线。
[0015]本发明所述低功耗存储器，该存储器单元还包括多个分别电连接于所述三态缓冲器的输入端的虚设存储器元件，用于提供偏压给所述三态缓冲器的输入端。
[0016]本发明所述低功耗存储器，每一个第一读取位元线所电连接的其中一个存储器元件兼用于提供偏压给所述三态缓冲器的输入端。
[0017]本发明所述低功耗存储器，还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，用于提供一个写入数据至所述存储器元件。
[0018]本发明所述低功耗存储器，还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，及多个间隔排列且互不电连接的第二写入位元线，每一个第二写入位元线电连接至少一个存储器元件。
[0019]该缓冲单元还包括多个写入开关，每一个写入开关电连接于该第一写入位元线与其中一个第二写入位元线间，并受控制于导通与不导通间切换。
[0020]本发明所述低功耗存储器，所述第一读取位元线分别电连接所述第二写入位元线。
[0021]本发明所述低功耗存储器，所述三态缓冲器为反相三态缓冲器。
[0022]本发明的第二目的在于提供一种能减少耗电且不需感测放大器的低功耗存储器。
[0023]本发明低功耗存储器包含:一个存储器单元及一个读取位元线单元。
[0024]该存储器单元包括多个存储器元件。
[0025]该读取位元线单元包括多个间隔排列且互不电连接的第一读取位元线，及一个第二读取位元线，每一个第一读取位元线电连接至少一个存储器元件。
[0026]该低功耗存储器还包含一个缓冲单元。
[0027]该缓冲单元包括多个二态高阻抗缓冲器，每一个二态高阻抗缓冲器具有一个电连接其中一个第一读取位元线的输入端，及一个电连接该第二读取位元线的输出端，且其输出为高阻抗状态及一种电平状态其中一个，于该电平状态，该输出端的电位对应于该输入端的电位。
[0028]本发明所述低功耗存储器，每一个二态高阻抗缓冲器还具有一个电连接一个电平电压的偏压端，且所述二态高阻抗缓冲器为晶体管，该输出端及该偏压端分别为晶体管的两个驱动端，该输入端为晶体管的开关端。
[0029]本发明所述低功耗存储器，每一个二态高阻抗缓冲器还具有一个电连接一个电平电压的偏压端，且所述二态高阻抗缓冲器为场效晶体管，该输出端及该偏压端分别为场效晶体管的源极与漏极其中一个及另一个，该输入端为场效晶体管的栅极。
[0030]本发明所述低功耗存储器，还包含一个偏压单元，该偏压单元包括多个分别电连接于所述二态高阻抗缓冲器的输入端的第一偏压电路，用于提供偏压给所述二态高阻抗缓冲器的输入端。
[0031]本发明所述低功耗存储器，还包含一个偏压单元，该偏压单元包括一个电连接于第二读取位元线的第二偏压电路，用于提供偏压给该第二读取位元线。
[0032]本发明所述低功耗存储器，该存储器单元还包括多个分别电连接于所述二态高阻抗缓冲器的输入端的虚设存储器元件，用于提供偏压给所述二态高阻抗缓冲器的输入端。
[0033]本发明所述低功耗存储器，每一个第一读取位元线所电连接的其中一个存储器元件兼用于提供偏压给所述二态高阻抗缓冲器的输入端。
[0034]本发明所述低功耗存储器，还包含多个开关，每一个开关电连接于其中一个二态高阻抗缓冲器的输入端与对应的第一读取位元线间，并受控制而于导通与不导通间切换。
[0035]本发明所述低功耗存储器，还包含多个开关，每一个开关电连接于其中一个二态高阻抗缓冲器的输出端与对应的第二读取位元线间，并受控制而于导通与不导通间切换。
[0036]本发明所述低功耗存储器，还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，用于提供一个写入数据至所述存储器元件。
[0037]本发明所述低功耗存储器，还包含一个写入位元线单元，该写入位元线单元包括一个第一写入位元线，及多个间隔排列且互不电连接的第二写入位元线，每一个第二写入位元线电连接至少一个存储器元件。
[0038]该缓冲单元还包括多个写入开关，每一个写入开关电连接于该第一写入位元线与其中一个第二写入位元线间，并受控制于导通与不导通间切换。
[0039]本发明所述低功耗存储器，所述第一读取位元线分别电连接所述第二写入位元线。
[0040]本发明的有益的效果在于:通过设置该缓冲单元，并将所述存储器元件分别电连接所述第一读取位元线后经该缓冲单元输出至该第二读取位元线，能视为将存储器元件串列切开为较小的单位而降低每一个小单位的寄生电容，因此不需感测放大器即能正常运作，且能大幅下降耗电量，并提高操作频率。
【附图说明】
[0041]图1是现有一种半导体存储器的不意图；
[0042]图2是本发明低功耗存储器的一个第一较佳实施例的示意图；
[0043]图3是该第一较佳实施例的一个三态缓冲器的另一个样态:
[0044]图4是该第一较佳实施例的一个写入开关的另一个样态:
[0045]图5是该第一较佳实施例的另一个样态，用于说明该第一较佳实施例的另一种偏压方式；
[0046]图6是该第一较