PU向所述寄存器模块13发送表征执行数据访问的信号，所述寄存器模块13基于所述信号开始执行数据访问操作。所述寄存器模块13还用于获取所述查找匹配模块12匹配成功的数据信息，指示CPU可以进行数据读取。
[0048]所述查找匹配模块12用于控制待访问的RAM的地址；具体的，所述查找匹配模块12基于所述寄存器模块13中的属性信息，具体基于所述属性信息中的地址范围信息，从所述地址范围信息中的起始地址开始，依次控制RAM接口模块11从相应的RAM中读取数据信息；当一个地址信息的数据信息读取完成过后，所述查找匹配模块12将所述地址信息的地址值加1，生成新的地址信息，将所述新的地址信息发送至所述RAM接口模块11继续从RAM中读取数据信息，直至所述地址范围信息中的所有地址信息对应的数据信息均读取完成。
[0049]所述RAM接口模块11主要用于访问RAM，利用所述查找匹配模块12指示的地址信息访问RAM获得相应的数据信息，将所述数据信息发送至所述查找匹配模块12进行匹配。
[0050]本实施例中，所述查找匹配模块12基于所述寄存器模块13中的属性信息与所述数据信息进行匹配，包括，所述查找匹配模块12基于寄存器模块13中的属性参数与所述数据信息按预设匹配规则进行匹配；其中，所述预设匹配规则包括:等于、小于或大于所述属性参数，所述预设匹配规则还可以是:基于所述属性参数按预设运算规则运算后等于预设阈值。
[0051]具体的，以所述属性参数为:端口(PORT) = 8，则当所述预设规则为等于所述属性参数时，则匹配出的数据信息的PORT值为8 ;当所述预设规则为小于所述属性参数时，则匹配出的数据信息的PORT值均小于8 ;相应的，当所述预设规则为大于所述属性参数时，则匹配出的数据信息的PORT值均大于8。当所述预设规则为基于所述属性参数按预设运算规则运算后等于预设阈值时，假设所述预设运算规则为减法，所述预设阈值为3，则匹配的出的数据信息的PORT值为5或11。
[0052]作为一种实施方式，图2为本发明实施例一的RAM的访问装置的第二种组成结构示意图；如图2所示，所述RAM的访问装置中，所述寄存器模块13包括:配置寄存器131、数据寄存器132和状态寄存器133 ;其中，
[0053]所述配置寄存器131，用于获取中央处理器配置的属性信息和启动信息，将所述启动信息发送至所述查找匹配模块12 ;
[0054]所述数据寄存器132，用于存储所述查找匹配模块12匹配成功的数据信息；
[0055]所述状态寄存器133，用于指示所述中央处理器读取所述数据信息。
[0056]具体的，CPU可通过配置属性信息指示本实施例所述的RAM访问装置如何进行操作，例如配置进行匹配的属性参数、配置待访问的RAM标识(具体为RAM编号)、配置待访问的RAM的地址范围信息(包括起始地址和结束地址等)等，也即所述属性信息可以包括属性参数、RAM标识以及RAM的地址范围信息等等；本实施方式中，所述配置寄存器131用于存储所述属性信息。另一方面，CPU还可以配置所述启动信息指示本实施例所述的RAM访问装置开始执行数据访问，也可以理解为，所述CPU向所述配置寄存器131发送表征执行数据访问的信号，所述配置寄存器131基于所述信号向所述查找匹配模块12发送启动信息。
[0057]本实施方式中，通过所述数据寄存器132存储所述查找匹配模块12匹配成功的数据信息；当所述数据寄存器132中有数据信息存储时，通过所述状态寄存器133指示CPU可以读取所述数据信息。具体的，当所述数据寄存器132中有数据信息存储时，所述状态寄存器133通过设置为高电位，以指示CPU当前可以读取数据信息。
[0058]基于本实施例的另一实施方式，所述配置寄存器131包括:属性寄存器和启动寄存器；其中，
[0059]所述属性寄存器，用于获取中央处理器配置的属性信息；
[0060]所述启动寄存器，用于获取中央处理器配置的启动信息，将所述启动信息发送至所述查找匹配模块12。
[0061]具体的，所述属性寄存器用于存储配置的属性信息，所述属性信息包括属性参数，还可以包括:待访问的RAM标识、待访问的RAM的地址范围信息等等。所述启动寄存器获取(PU配置的启动信息，基于CPU配置的启动信息触发本实施例所述的RAM访问装置开始执行数据访问。
[0062]基于本实施例的另一实施方式，所述状态寄存器133包括单个数据已获取状态寄存器，用于当所述查找匹配模块12匹配成功的数据信息存储至所述数据寄存器132中时，通过高电位指示所述中央处理器读取所述数据信息。
[0063]所述状态寄存器133还包括所有数据已获取状态寄存器，用于确定待访问的数据信息访问结束时，指示RAM访问结束。
[0064]具体的，在所述查找匹配模块12基于所述寄存器模块13中的属性信息与所述RAM读取的数据信息进行匹配，将匹配成功的数据信息写入数据寄存器132的过程中，当有数据信息写入所述数据寄存器132时，所述单个数据已获取状态寄存器通过设置为高电位以指示所述CPU可以读取所述数据信息；当所述查找匹配模块12确定待访问的RAM的地址以达到结束地址时，也即待访问的最后一个数据信息均写入所述数据寄存器132且CPU读取所述最后一个数据信息完成后，所述所有数据已获取状态寄存器通过设置为高电位以指示所有的待访问数据信息均已被读取，结束访问流程。
[0065]本发明实施例的技术方案，在不改变原有接口带宽的情况下，通过所述RAM的访问装置内部匹配出符合属性信息的数据信息，将所述数据信息存储在所述访问装置内的数据寄存器中；CPU仅需要访问寄存器模块(具体是寄存器模块中的状态寄存器和数据寄存器)直接读取符合属性信息的数据，无需CPU遍历RAM中的所有数据信息再由CPU判断数据信息是否满足属性信息的要求，大大节省了访问时间，提升了 RAM的访问效率。
[0066]本实施例中，所述RAM的访问装置中的寄存器模块13、查找匹配模块12和RAM接口模块11，在实际应用中均可由数字信号处理器(DSP，Digital Signal Processor)或可编程门阵列(FPGA，Field 一 Programmable Gate Array)实现。
[0067]实施例二
[0068]基于实施例一的RAM的访问装置，本发明实施例还提供了一种控制芯片。图3为本发明实施例二的控制芯片的组成结构示意图；如图3所示，所述控制芯片包括:RAM和RAM的访问装置；其中，
[0069]所述RAM，用于存储数据信息；
[0070]所述RAM的访问装置包括本发明实施例一所述的RAM的访问装置。
[0071]本实施例中，所述控制芯片具体可以为ASIC芯片；所述ASIC芯片中包括至少一个RAM和本发明实施例所述的RAM的访问装置；所述RAM的访问装置与CPU之间通过一个带宽并不太高的接口实现，所述带宽在10M-200M之间。而在传统的技术方案中，CPU要访问ASIC中的RAM，需要通过一个带宽并不太高的接口，所述带宽在10M-200M之间。可以理解为，本发明实施例的技术方案，在不改变原有接口带宽的前提下提出一个新的技术方案，
[0072]具体的，基于实施例以及图1和图2所示，所述RAM的访问装置包括:寄存器模块13、查找匹配模块12和RAM接口模块11 ;其中，
[0073]所述寄存器模块13，用于获取中央处理器配置的属性信息和启动信息，将所述启动信息发送至所述查找匹配模块12 ;还用于存储所述查找匹配模块12匹配成功的数据信息，指示所述中央处理器读取所述数据信息；
[0074]所述查找匹配模块12，用于根据所述启动信息向所述RAM接口模块11发送地址信息；还用于获取所述RAM接口模块11发送的数据信息，基于所述寄存器模块13中的属性信息与所述数据信息进行匹配，匹配成功后，将所述数据信息发送至所述寄存器模块13 ;
[0075]所述RAM接口模块11，用于基于所述查找匹配模块12发送的地址信息从RAM中读取数据信息，将所述数据信息发送至所述查找匹配模块12。
[0076]其中，所述寄存器模块13，用于获取中央处理器配置的属性信息和启动信息，所述属性信息包括:待访问的地址范围信息；所述查找匹配模块12，用于接收到所述启动信息后，基于所述待访问的地址范围信息，从起始地址开始依次向所述RAM接口模块11发送地址信息。
[0077]其中，所述寄存器模块13，用于获取中央处理器配置的属性信息；所述属性信息包括:属性参数；所述查找匹配模块12，用于基于所述寄存器模块13中的属性参数与所述数据信息进行匹配。
[0078]本实施例中，所述寄存器模块13主要用于获取CPU配置的属性信息和启动信息，CPU可通过配置属性信息指示本实施例所述的RAM访问装置如何进行操作，例如配置进行匹配的属性参数、配置待访问的RAM标识(具体为RAM编号)、配置待访问的RAM的地址范围信息(包括起始地址和结束地址等)等，也即所述属性信息可以包括属性参数、RAM标识以及RAM的地址范围信息等等；其中，所述待访问的RAM的地址范围满足所述RAM的地址范围，即当所述RAM的地址范围为大于等于O小于等于N (N为正整数)时，所述待访问的RAM地址范围为大于等于a小于等于b ;其中，a大于等于0，b小于等于N，a和b均为正整数；可以理解为，CPU根据RAM的地址范围信息配置待访问的地址范围信息。当然，所述待访问的地址范围信息为可选的，即所述寄存器模块13获取CPU配置的属性信息中也可以不包括所述待访问的地址范围信息；当所述属性信息中不包括所述待访问的地址范围信息时，所述查找匹配模块从RAM的地址O开始至所述RAM的地址η (η表征RAM的深度)结束依次向RAM接口模块发送