一种数据处理方法、相关设备以及系统的制作方法
【技术领域】
[0001]本发明涉及通信领域，尤其涉及的是一种数据处理方法、相关设备以及系统。
【背景技术】
[0002]现有技术的计算机系统可参见图1所示，中央处理器CPU可对存储在内存的数据进行读取/写入的动作，CPU和内存是通过内部总线进行连接的，具体的，现有技术中的内存划分了多个层级，层级越大，内存大小越大，但CPU访问效率越低，且层级越大，距离CPU的路径长度越大，为了提升数据处理的效率，则CPU对层级最小且访问效率最高的内存层级进行时分复用；
[0003]以图1所示将内存划分为3个内存层级，其中，内存层级I的内存最小，但CPU访问的效率最高，内存层级3的内存最大，但CPU访问的效率最低，例如位于内存层级3且需要频繁处理的数据，内存层级I中划分成多个时间段，CPU需要在固定的时间段T内使得内存层级I作为该数据的内存使用，而内存层级I中时间段T以外的其余时间段则需要作为其他数据的内存使用；
[0004]采用现有技术所示的内存层级时分复用的方式会造成对内存进行调度的难度，以及内存使用的耦合，降低了数据处理的效率，增加了 CPU的负担。
【发明内容】
[0005]本发明实施例提供了一种数据处理方法、相关设备以及系统，能够有效的降低对内存调度的复杂度；
[0006]本发明实施例第一方面提供了一种数据处理方法，包括:
[0007]确定内存中待处理的目标数据的目标长度；
[0008]确定内存中的目标缓存区，所述目标缓存区为当前没有写入数据的空闲状态，所述目标缓存区可存储的数据长度大于或等于所述目标数据的所述目标长度，且所述目标缓存区和中央处理器CPU之间的路径长度小于所述目标数据和CPU之间的路径长度；
[0009]将第一配置信息发送给直接内存访问DMA控制器，所述第一配置信息用于触发所述DMA控制器将所述目标数据传送至所述目标缓存区。
[0010]结合本发明实施例第一方面，本发明实施例第一方面的第一种实现方式中，
[0011]所述将第一配置信息发送给直接内存访问DMA控制器之前，所述方法还包括:
[0012]确定所述目标数据的源起始地址；
[0013]确定所述目标缓存区的目的起始地址；
[0014]生成包含有所述目标长度、所述源起始地址和所述目的起始地址的所述第一配置信息，且所述第一配置信息用于触发所述DMA控制器将所述目标数据从所述源起始地址读取，且所述第一配置信息还用于触发所述DMA控制器将已读取的所述目标数据写入所述目的起始地址，以使所述目标数据传送至所述目标缓存区。
[0015]结合本发明实施例第一方面的第一种实现方式，本发明实施例第一方面的第二种实现方式中，
[0016]所述将第一配置信息发送给直接内存访问DMA控制器之后，所述方法还包括:
[0017]对存储在所述目标缓存区的所述目标数据进行处理；
[0018]确定处理后的所述目标数据是否已改动；
[0019]若是，则将第二配置信息发送给所述DMA控制器，所述第二配置信息用于触发所述DMA控制器将已改动的所述目标数据从所述目的起始地址读取，且所述第二配置信息还用于触发所述DMA控制器将已改动的所述目标数据写入所述源起始地址；
[0020]若否，则释放未改动的所述目标数据。
[0021]本发明实施例第二方面提供了一种数据处理方法，包括:
[0022]接收第一配置信息；
[0023]根据所述第一配置信息将内存中待处理的目标数据传送至内存中的目标缓存区，所述目标缓存区为当前没有写入数据的空闲状态，所述目标缓存区可存储的数据长度大于或等于所述目标数据的目标长度，且所述目标缓存区和中央处理器CPU之间的路径长度小于所述目标数据和CPU之间的路径长度。
[0024]结合本发明实施例第二方面，本发明实施例第二方面的第一种实现方式中，
[0025]所述接收第一配置信息之后，所述方法还包括:
[0026]读取所述第一配置信息以获取所述目标长度、所述目标数据的源起始地址和所述目标缓存区的目的起始地址；
[0027]根据所述第一配置信息将内存中待处理的目标数据传送至内存中的目标缓存区包括:
[0028]将所述目标数据从所述源起始地址读取；
[0029]将已读取的所述目标数据写入所述目的起始地址，以使所述目标数据传送至所述目标缓存区。
[0030]结合本发明实施例第二方面的第一种实现方式，本发明实施例第二方面的第二种实现方式中，
[0031]所述根据所述第一配置信息将内存中待处理的目标数据传送至内存中的目标缓存区之后，所述方法还包括:
[0032]接收第二配置信息；
[0033]根据所述第二配置信息确定存储在所述目标缓存区的所述目标数据已改动；
[0034]将已改动的所述目标数据从所述目的起始地址读取；
[0035]将已改动的所述目标数据写入所述源起始地址。
[0036]本发明实施例第三方面提供了一种中央处理器CPU，包括:
[0037]第一确定单元，用于确定内存中待处理的目标数据的目标长度；
[0038]第二确定单元，用于确定内存中的目标缓存区，所述目标缓存区为当前没有写入数据的空闲状态，所述目标缓存区可存储的数据长度大于或等于所述目标数据的所述目标长度，且所述目标缓存区和CPU之间的路径长度小于所述目标数据和CPU之间的路径长度；
[0039]第一发送单元，用于将第一配置信息发送给直接内存访问DMA控制器，所述第一配置信息用于触发所述DMA控制器将所述目标数据传送至所述目标缓存区。
[0040]结合本发明实施例第三方面，本发明实施例第三方面的第一种实现方式中，还包括:
[0041]第三确定单元，用于确定所述目标数据的源起始地址；
[0042]第四确定单元，用于确定所述目标缓存区的目的起始地址；
[0043]生成单元，用于生成包含有所述目标长度、所述源起始地址和所述目的起始地址的所述第一配置信息，且所述第一配置信息用于触发所述DMA控制器将所述目标数据从所述源起始地址读取，且所述第一配置信息还用于触发所述DMA控制器将已读取的所述目标数据写入所述目的起始地址，以使所述目标数据传送至所述目标缓存区。
[0044]结合本发明实施例第三方面的第一种实现方式，本发明实施例第三方面的第二种实现方式中，还包括:
[0045]处理单元，用于对存储在所述目标缓存区的所述目标数据进行处理；
[0046]第五确定单元，用于确定处理后的所述目标数据是否已改动；
[0047]第二发送单元，用于若所述目标数据已改动，则将第二配置信息发送给所述DMA控制器，所述第二配置信息用于触发所述DMA控制器将已改动的所述目标数据从所述目的起始地址读取，且所述第二配置信息还用于触发所述DMA控制器将已改动的所述目标数据写入所述源起始地址；
[0048]第六确定单元，用于若所述目标数据未改动，则释放未改动的所述目标数据。
[0049]本发明实施例第四方面提供了一种直接内存访问DMA控制器，包括:
[0050]第一接收单元，用于接收第一配置信息；
[0051]传送单元，用于根据所述第一配置信息将内存中待处理的目标数据传送至内存中的目标缓存区，所述目标缓存区为当前没有写入数据的空闲状态，所述目标缓存区可存储的数据长度大于或等于所述目标数据的目标长度，且所述目标缓存区和中央处理器CPU之间的路径长度小于所述目标数据和CPU之间的路径长度。
[0052]结合本发明实施例第四方面，本发明实施例第四方面的第一种实现方式中，还包括:
[0053]第一读取单元，用于读取所述第一配置信息以获取所述目标长度、所述目标数据的源起始地址和所述目标缓存区的目的起始地址；
[0054]所述传送单元包括:
[0055]读取模块，用于将所述目标数据从所述源起始地址读取；
[0056]写入模块，用于将已读取的所述目标数据写入所述目的起始地址，以使所述目标数据传送至所述目标缓存区。
[0057]结合本发