时钟树电路以及存储控制器的制造方法
【专利说明】
【技术领域】
[0001]本发明是有关于数字电路设计技术领域，特别是有关于时钟树电路(Clock treecircuit)以及存储控制器。
【【背景技术】】
[0002]时钟树电路(Clock tree circuit)常常被用于数字电路设计领域。然而，因为时钟树电路中的驱动路径(driving path)常常具有不同的长度，其往往会导致时钟偏移(clock skew)和/或时钟抖动(clock jitter)，并降低时钟树电路的性能。驱动路径的不同长度可能是由芯片变异(On-Chip Variat1n，0CV)导致的，且芯片变异是不可预知并且不可控制的。因此，需要设计一种新的时钟树电路来解决以上问题。
【
【发明内容】
】
[0003]有鉴于此，本发明提出了时钟树电路以及存储控制器。
[0004]根据本发明的第一方面，提供一种时钟树电路，包括:第一时钟源，产生第一信号；以及第一树电路，包括:第一驱动单元，其中，所述第一驱动单元的输入端子接收所述第一信号，所述第一驱动单元的输出端子耦接于第一节点；第二驱动单元，其中，所述第二驱动单元的输入端子耦接于所述第一节点，所述第二驱动单元的输出端子耦接于第二节点；第三驱动单元，其中，所述第三驱动单元的输入端子耦接于所述第一节点，所述第三驱动单元的输出端子耦接于第三节点；第四驱动单元，其中，所述第四驱动单元的输入端子耦接于所述第二节点；第五驱动单元，其中，所述第五驱动单元的输入端子耦接于所述第三节点；以及金属连接元件，耦接于所述第二节点以及所述第三节点之间，以作为短路元件。
[0005]根据本发明的第二方面，提供一种存储控制器，包括:第一树电路，包括:第一驱动单元，其中，所述第一驱动单元的输入端子接收第一数据选通信号，所述第一驱动单元的输出端子耦接于第一节点；第二驱动单元，其中，所述第二驱动单元的输入端子耦接于所述第一节点，所述第二驱动单元的输出端子耦接于第二节点；第三驱动单元，其中，所述第三驱动单元的输入端子耦接于所述第一节点，所述第三驱动单元的输出端子耦接于第三节点；第四驱动单元，其中，所述第四驱动单元的输入端子耦接于所述第二节点；第五驱动单元，其中，所述第五驱动单元的输入端子耦接于所述第三节点；以及金属连接元件，耦接于所述第二节点以及所述第三节点之间，以作为短路元件；以及多个第一收发器，传送或接收多个第一位元，其中，所述第一收发器是由所述第一树电路驱动。
[0006]本发明提供的时钟树电路以及存储控制器，可以减少时钟偏移以及时钟抖动。
【【附图说明】】
[0007]图1为根据本发明实施例的时钟树电路的示意图。
[0008]图2为根据本发明实施例的时钟树电路的示意图。
[0009]图3A为根据本发明实施例的金属连接元件以及金属屏蔽元件的截面图。
[0010]图3B为根据本发明实施例的金属连接元件以及金属屏蔽元件的截面图。
[0011]图4为根据本发明实施例的时钟树电路的示意图。
[0012]图5为根据本发明实施例的时钟树电路的示意图。
[0013]图6为根据本发明实施例的时钟树电路的示意图。
[0014]图7为根据本发明实施例的时钟树电路的示意图。
[0015]图8为根据本发明实施例的时钟树电路的示意图。
[0016]图9为根据本发明实施例的存储控制器的电路示意图。
[0017]图10为根据本发明实施例的存储控制器的电路示意图。
【【具体实施方式】】
[0018]为了说明本发明的目的、特征、以及优点，本发明的实施例及附图将于以下做详细描述。
[0019]图1为根据本发明实施例的时钟树电路100的示意图。如图1所示，时钟树电路100至少包括:第一时钟源101以及第一树电路110。第一时钟源101用于产生第一信号SI。例如，第一信号SI可为一个正常时钟信号。于备选实施例中，当时钟树电路100被应用于存储装置或存储控制器时，由第一时钟源101输出的第一信号SI可以是用于采样程序的数据选通信号(data strobe signal，DQS)。
[0020]第一树电路110至少包括:第一驱动单元111、第二驱动单元112、第三驱动单元
113、第四驱动单元114、第五驱动单元115、以及金属连接元件119。第一驱动单元111具有用于接收第一信号SI的输入端子，以及耦接于第一节点NI的输出端子。第二驱动单元112具有耦接于第一节点NI的输入端子，以及耦接于第二节点N2的输出端子。第三驱动单元113具有耦接于第一节点NI的输入端子，以及耦接于第三节点N3的输出端子。第四驱动单元114具有输出端子以及耦接于第二节点N2的输入端子。第五驱动单元115具有输出端子以及耦接于第三节点N3的输入端子。在一些实施例中，第一树电路110还包含:第六驱动单元116以及第七驱动单元117，其中，第六驱动单元116以及第七驱动单元117为可选的元件。第六驱动单元116具有输出端子以及耦接于第二节点N2的输入端子。第七驱动单元117具有输出端子以及耦接于第三节点N3的输入端子。根据不同的设计要求，第一驱动单元111、第二驱动单元112、第三驱动单元113、第四驱动单元114、第五驱动单元115、第六驱动单元116、以及第七驱动单元117可用缓存器和/或反相器实现。每个缓存器可由级联的(cascading)两个反相器来得到。例如，这些驱动单元的一部分可由缓存器来实现，以便提供O度的时钟相位，且其它的驱动单元可由反相器来实现。以便提供180度的时钟相位。第一驱动单元111可组成第一树电路110的第一驱动级(driving stage)。第二驱动单元112以及第三驱动单元113可组成第一树电路110的第二驱动级。第四驱动单元114、第五驱动单元115、第六驱动单元116、以及第七驱动单元117 (如果存在第六驱动单元116以及第七驱动单元117)可组成第一树电路110的第三驱动级。这些驱动级能将原始的第一信号SI缓存(反相)，并为后续对应的级提供足够的输出驱动电流。例如，第三驱动级的输出端子(即，第四驱动单元114、第五驱动单元115、第六驱动单元116、以及第七驱动单元117的输出端子)可另外耦接于各种下一级电路，例如，功能电路或下一级驱动单元(图中未示出)。
[0021]应该注意到，因为时钟树电路100的驱动路径具有不同的长度，其往往会导致时钟偏移和/或时钟抖动。例如，第一驱动路径可能是从第一时钟源101开始经过第一节点NI到第二节点N2形成，且第二驱动路径可能是从第一时钟源101开始经过第一节点NI到第三节点N3形成。因为第一驱动路径以及第二驱动路径的长度不均匀，于第二节点N2以及第三节点N3的时钟相位可能也是不同的。然而，在理想状态下，同一驱动级的所有输出端子应该具有相同的时钟相位。在本发明中，提出了金属连接元件119，并将金属连接元件119并入到第一树电路110中，以便解决这个问题。金属连接元件119被增加并耦接于第二节点N2以及第三节点N3之间，且为短路元件(short-circuited element)。因为第二节点N2以及第三节点N3是通过短路的金属连接元件119被连接到一起，所以第二节点N2以及第三节点N3的时钟相位是统一的且一致的。可于第二驱动单元112以及第三驱动单元113的输出端子处，有效消除不同路径延迟时间以及不同的时钟相位，因此，能解决时钟树电路100的时钟偏移和/或时钟抖动的问题。在一些实施例中，金属连接元件119的宽度Wl比时钟树电路100制造工艺中的最小金属宽度大2到10倍，如此，金属连接元件119的电阻就足够的低，以至于可以作为短路元件使用。优选的，金属连接元件119的宽度Wl比最小金属宽度大5到6倍。于备选实施例中，如果加上了第六驱动单元116以及第七驱动单元117，则金属连接元件119的两个端还可延伸并达到第六驱动单元116以及第七驱动单元117的输入端子处。虽然图1所示的时钟树电路100只有三个驱动级以及七个驱动单元，但是，应该理解本发明不限于此。在其它实施例中，第一树电路110可包含更多的驱动级以及驱动单元，可增加更多的金属连接元件119，并将金属连接元件119親接于同一驱动级的驱动单元的输出端子，以便减少时钟树电路100的时钟偏移和/或时钟抖动。
[0022]图2为根据本发明实施例的时钟树电路200的示意图。图2类似于图1，其与图1所不的实施例的差别在于:时钟树电路200的第一树电路110还包含一个或多个金属屏蔽元件230，金属屏蔽元件230被布置在邻近金属连接元件119的地方。例如，金属屏蔽元件230可以被布置于金属连接元件119的左侧、右侧、上方、以及下方。金属屏蔽元件230用于抑制金属连接元件119以及其它传送线之间的串扰效应(crosstalk effect)。包括金属屏蔽元件230的第一树电路110能够产生清晰及明确的输出信号，以用于驱动下一级电路。在一些实施例中，金属连接元