一种内嵌8051ip核的fpga信息处理系统的制作方法
【技术领域】
[0001 ] 本发明涉及宇航计算机技术领域，特别涉及一种内嵌8051 IP核的FPGA信息处理系统。
【背景技术】
[0002]长期以来，单片机以其性价比高、体积小、功能灵活等方面的独特优点被广泛应用于宇航产品中。但受其内部资源的限制，单片机需要在片外扩展众多硬件资源以满足不同应用的需求。随着EDA (Electronic Design Automat1n,电子设计自动化)技术的发展，可重构的嵌入式MCU核一DW8051核、功能复杂的IP核及各种功能强大的EDA工具的出现，使得将MCU、存储器和一些外围电路集成到一个芯片中成为可能。
[0003]现场可编程门阵列(Field Programmable Gate Array，FPGA)正是由于其功能强大、可重复编程、可以嵌入多种IP核、资源丰富等显著优势，被广泛应用于宇航信息处理装置中。但FPGA使用于空间环境中存在抗空间辐射能力差，容易发生SEU(Single EventUpset，单粒子翻转)故障对卫星功能造成了不同程度的故障，因此必须采取一定的抗辐加固措施以提高其可靠性。
【发明内容】
[0004]本发明的目的在于提供一种内嵌8051 IP核的抗辐射高可靠FPGA信息处理装置，以实现现有星载信息处理装置的小型化、抗辐射、高可靠。
[0005]具体的技术方案如下:
[0006]一种内嵌8051 IP核的FPGA信息处理系统，包括FPGA芯片、反熔丝PROM芯片、回读刷新ASIC芯片及外设器件，其中，
[0007]所述反熔丝PROM芯片设置于所述FPGA芯片外部，作为程序存储器内部存储所述FPGA芯片的第一配置信息，系统加电后所述FPGA芯片从所述反熔丝PROM芯片中加载第一配置信息；
[0008]所述回读刷新ASIC芯片设置于所述FPGA芯片与所述反熔丝PROM芯片之间，用于周期性的读取所述FPGA芯片内部的第二配置信息，并与所述反熔丝PROM芯片中第一配置信息进行比对，当两者数据不一致时，则对所述FPGA芯片内部的第二配置信息进行刷新操作或重新加载；
[0009]所述外设器件通过接口连接于所述FPGA芯片外部，用于对所述FPGA芯片进行功能性扩展。
[0010]进一步的，所述FPGA芯片内部嵌有复数个8051 IP核，所述8051 IP核作为所述FPGA芯片的控制核心CPU，用于逻辑数据运算和软件流程控制。
[0011]进一步的，所述8051 IP核外部连接复数个RAM IP核，所述RAM IP核作为CPU的数据缓存区，系统运行过程中CPU将运算过程数据存至所述RAM IP核中并在需要时将运算过程数据从所述RAM IP核中读出。
[0012]进一步的，所述8051 IP核外部连接复数个ROM IP核，所述ROM IP核作为CPU的程序存储区，用于存放CPU运行过程中的指令程序，系统加电后CPU从所述ROM IP核中逐条读取程序并译码执行。
[0013]进一步的，所述FPGA芯片内部设置有复数个表决器，所述表决器与所述功能模块连接。
[0014]进一步的，所述8051 IP核外部连复数个接功能模块，所述功能模块可实现CPU控制及访问所述表决器。
[0015]进一步的，所述功能模块包括总线控制模块、串行通讯模块、遥测模块、程控指令模块中任项或多项。
[0016]进一步的，所述FPGA芯片内部的8051 IP核、ROM IP核、RAM IP核、功能模块及表决器的数量相同，且均采用三模冗余设计。
[0017]进一步的，所述外设器件为模数转换器、数模转换器、指令驱动芯片、总线通讯芯片中任一一项或多项。
[0018]与现有技术相比，本发明具有以下有益效果:
[0019]1.8051 IP核放置于FPGA内部具有灵活性高、小型化优点；
[0020]2.对核心器件FPGA采取回读刷新操作，可以提高其抗辐射性能；
[0021]3.反熔丝PROM芯片和回读刷新ASIC芯片采用反熔丝工艺，具有较高的抗空间辐射指标，可以应对空间高能粒子干扰；
[0022]4.RAM设计采用IP核方法使用FPGA内部的RAM资源，可实现信息处理系统的小型化设计；
[0023]5.ROM设计采用IP核方法使用FPGA内部的ROM资源，可实现信息处理系统的小型化设计；
[0024]6.采取三模冗余TMR(Triple Modular Redundancy)设计可有效预防可见高能粒子对系统的干扰，提高整个信息处理系统的可靠性；
[0025]7.此系统具有体积小、功耗低、成本低、可靠性高等优点。
【附图说明】
[0026]图1为本发明的整体结构示意图；
[0027]图2为本发明8051 IP核与IP核互连原理框图；
[0028]图3为本发明回读刷新ASIC芯片与FPGA芯片以及反熔丝PROM芯片互连原理框图；
[0029]图4为本发明内部采用TMR设计的原理框图。
[0030]【符号说明】
[0031]100 FPGA信息处理系统
[0032]101 FPGA 芯片
[0033]102 反熔丝PROM芯片
[0034]103 回读刷新ASIC芯片
[0035]104 外设器件
[0036]105 8051 IP 核
[0037]106RAM IP 核
[0038]107ROM IP 核
[0039]108功能模块
[0040]109表决器
[0041]400IP 核模块
[0042]401第一功能模块
[0043]402第二功能模块
[0044]403第三功能模块
[0045]404第一表决器
[0046]405第二表决器
[0047]406第三表决器
【具体实施方式】
[0048]以下将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整的描述和讨论，显然，这里所描述的仅仅是本发明的一部分实例，并不是全部的实例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。
[0049]参考图1本发明的整体结构不意图，公开了一种内嵌8051 IP核的抗福射高可靠FPGA信息处理系统100，在电路硬件上主要包括FPGA芯片101、反熔丝PROM芯片102、回读刷新ASIC芯片103及外设器件104。其中，采用FPGA芯片101作为整个FPGA信息处理系统100的核心器件，FPGA芯片101具有功能强大、可重复编程、开发周期短、体积小等显著优势，越来越多地被应用于国内外航天领域。
[0050]所述FPGA芯片101、反熔丝PROM芯片102和回读刷新ASIC芯片103的连接关系如图3所示，所述反熔丝PROM芯片102设置于所述FPGA芯片101外部，作为程序存储器内部存储所述FPGA芯片101的第一配置信息，系统加电后所述FPGA芯片101从所述反熔丝PROM芯片102中加载第一配置信息。其中，所述反熔丝PROM芯片102内部存储所述FPGA芯片101的第一配置信息需经专用烧录器将FPGA芯片101所述第一配置信息烧入，具有较高的抗空间辐射指标，可以应对空间高能粒子干扰。优选的，在一些实施案例中反熔丝PROM芯片选型为XQR17V16CC44V，烧录器为BP1710 Universal Device Programmer2.0 Interface烧录器、烧录软件为BPWinV5.6。
[0051]所述回读刷新ASIC芯片103作为提升FPGA信息处理系统100的抗辐射性能的关键器件设置于所述FPGA芯片101与所述反熔丝PROM芯片102之间，其与所述FPGA芯片101和所述反熔丝PROM芯片102的连接关系可见图3，与反熔丝PROM芯片102的互连信号为数据总线DATA[7:0]、时钟节拍信号CCLK、片选信号CE、输出有效信号OE ;与FPGA芯片101的连接信号为数据总线DATA[7:0]、时钟节拍信号CCLK、编程信号PR0G、读写控制信号RD/WR、片选信号CS、初始化信号INIT、配置结束信号DONE等。
[0052]在系统加电后将反熔丝PROM芯片102中的数据加载至FPGA芯片101中，系统运行过程中周期性地回读FPGA芯片101内部配置的第二配置信息，并与反熔丝PROM芯片102中第一配置信息进行比对，当发现两者数据不一致时，即对FPGA芯片101内的第二配置信息进行刷新或重新加载FPGA芯片101。所述回读刷新ASIC芯片103也采用反熔丝工艺并具有较高的抗辐射指标。优选的，为在一些实施案例中回读刷新ASIC芯片103的型号为JFM-8001，该芯片与FPGA芯片101的连接方式为Select—MAP。
[0053]所述外设器件104通过接口连接