电容式感测阵列装置及使用其的电子设备的制造方法
【技术领域】
[0001]本发明是涉及一种电容式感测阵列装置及使用其的电子设备，且特别是涉及一种具有高感测灵敏度及高图像撷取率的电容式感测阵列装置及使用其的电子设备。
【背景技术】
[0002]已知应用于人体皮肤的电容感测技术，是可应用于例如感测手指纹路的指纹传感器或者作为电容触控的触控板或屏幕。
[0003]特别是作为皮肤纹路的传感器，其与皮肤纹路接触的部分的基本结构为阵列型的感测元，亦即由数个相同的感测元组成了二维传感器，例如手指置放于其上时，手指纹路的纹峰(ridge)会与传感器直接接触，而手指纹路的纹谷(valley)则与传感器间隔一间隙，通过每一感测元与纹峰接触或与纹谷形成间隙，可以将手指纹路从二维电容图像撷取出来，这就是电容式皮肤纹路传感器的最基本原理。
[0004]最常见的感测元结构，因为人体体内的导电特性，因此与传感器接触的皮肤可以视为一等电位的电极板，而每一感测元为一平板电极，其与皮肤间便可以形成一电容，而位于两电极板间的材料除了手指皮肤表层的角质层外，另有一传感器保护层设置于感测电极之上，作为与皮肤接触。所述保护层为一单一绝缘层或多重绝缘层且必须具有耐环境腐蚀、耐力量冲击、耐磨耗及耐静电破坏等等特质。
[0005]为了达到上述的保护层的特质，最直接的方法是增加保护层的厚度，即可以同时达到以上所有的要求。然而，太厚的保护层将导致很小的感测电容值，因而降低感测的灵敏度。
[0006]图1显示一种传统的电容式指纹传感器500的结构示意图。如图1所示，传统的电容式指纹传感器500通常分成两阶段来制作。第一阶段是指纹感测芯片510的制作阶段，利用半导体制造工艺可以将多个感测元514及多个芯片焊垫515制作于半导体基板511上，然后将芯片保护层512制作于感测元514上，以提供保护及耐冲击的特性。第二阶段是封装阶段，将指纹感测芯片510置放于封装基板520上，通过打线的方式将多条连接线530焊接至芯片焊垫515及封装焊垫525上，然后利用封装保护层(或称模塑料(MoldingCompound)层)540封住连接线530及焊垫515、525，并且只有露出具有感测元阵列的区域，这种已知的封装方式，需要特殊的模具及方法，以保护感测元区域不被模塑料覆盖，并且需要特殊的机台才能制作，因此成本高。
[0007]以现有的IC打线封装技术而言，芯片表面513到达封装面523的距离至少要100微米(um)左右。而以指纹传感器的500dpi规格为例，每一感测元514的面积约为50umX50um,以目前商用的模塑料的介电系数来计算，感测元的电容值约小于IfF，这是相当小的。若同时考量到封装基板、芯片等的厚度控制，这个距离更是会造成很大的误差。
[0008]因此，传统的封装保护层540是不能覆盖于感测元514的上方，所以必须于第一阶段制作芯片保护层512，且芯片保护层512的厚度(约I至20微米)不能太厚，以免影响感测的结果。如此一来，除了上述成本高之外，对于传感器耐环境腐蚀、耐力量冲击、耐磨耗及耐静电破坏等等特质的要求，更是一大挑战。
[0009]图2显示一种传统的电容式指纹传感器600的局部感测电极的示意图。如图2所示，电容式指纹传感器600的每一感测电极610除了与手指F间的感测电容Cf外，从感测电极610往芯片的内部看去，会存在一寄生电容Cpl。另外由于感测装置为阵列元件，具有多个感测元，所以每一感测电极610与周围各感测电极610之间也存在一寄生电容Cp2，这些寄生电容都是处于变动的状态。这种非固定的寄生电容会干扰量测，所以常常是造成无法达到高感测灵敏度的主因之一。为了达到Cf小于IfF的感测能力，解决Cpl及Cp2的干扰是最重要的问题。
[0010]为此本发明的发明人于中国台湾发明专利申请案号101137686(对应于中国专利申请号201210418123.8，以下简称基础案)，申请日为2012年10月12日，发明名称为“具有高感测灵敏度的电容式感测阵列装置及使用其的电子设备”，揭露了以下结构，并据此作为参考。
[0011]图3显示依据所述基础案第一实施例的电容式感测阵列装置I的结构示意图。图4显示依据所述基础案第一实施例的电容式感测阵列装置I的局部感测电极结构设计的示意图。图5显示依据所述基础案第一实施例的电容式感测阵列装置I的单一感测元及其对应的感测电路的示意图。如图3至5所示，本实施例的电容式感测阵列装置I包括多个感测电极10、一遮蔽导体层20、一親合信号源30、一固定电压源40、多个开关模块50、一个半导体基板65、一封装基板70、多条连接线72以及一封装保护层73。
[0012]此等感测电极10、遮蔽导体层20、耦合信号源30、固定电压源40以及此等开关模块50可以构成一个感测元67的一部分或全部，且形成于半导体基板65中，在此，施加于半导体基板的制造工艺包括了一完整的前段及后段半导体制造工艺，例如晶体管元件制作以及连接导线，半导体制造工艺(例如CMOS制造工艺)在本实施例被利用来完成这些结构的制作，使得制造成本可以大幅降低。半导体基板65设置于封装基板70上。利用打线接合的方式，可以利用此等连接线72将封装基板70的多个第一焊垫71电连接至半导体基板65上的多个第二焊垫66，以利于封装产品的信号及电源的输出输入用。封装保护层73是利用一般封装所用的模塑料，覆盖半导体基板65、此等连接线72、此等第一焊垫71及此等第二焊垫66。于一个例子中，封装保护层73的材料是使用环氧树脂(Epoxy)作为模塑料(molding compound)，且其厚度为大于或等于lOOum，硬度大于5H，因此能提供耐磨损、耐静电放电破坏(ESD)以及耐冲击等特性。此外，封装保护层73具有与一物体F接触的外露表面74，外露表面74为一个平面，且整个外露表面74作为电容式感测阵列装置I的一个完整的上部平面，而不再有如图1所是的起伏，故能适合全平面装置的需求。
[0013]在感测元67的细部构造方面，这些感测电极10彼此隔开地排列成一阵列，包括但不限于一维阵列或二维阵列。各感测电极10与物体F形成一感测电容Cf。于此的物体是以手指作为例子作说明，但是所述基础案并未受限于此，举凡利用电容式感测原理运作的装置，都可以应用所述基础案的感测阵列装置。
[0014]遮蔽导体层20位于此等感测电极10下方，遮蔽导体层20与各感测电极10形成一垂直寄生电容Cpl。遮蔽导体层20可以是一大片的导体层，也可以是多片导体层，可以利用一对一、一对多或多对一的型式对应于感测电极10，用于提供固定的寄生电容，这种独立设计的遮蔽导体层，并不隶属于感测电路的一部分，其主要的目的，即是遮蔽位于其上方的感测电极往下看不到位于基板内部的感测电路(例如图5所示的电路)，如此一来，不会受到底部的电位影响，而改变电荷分布，影响到感测电极的信号稳定度。
[0015]在图4中，中间的感测电极10与四周的感测电极10亦形成水平寄生电容Cp22。这些水平寄生电容Cp22在图5中被等效为一水平寄生电容Cp2。因此，此感测电极10与周围的感测电极10之间形成水平寄生电容Cp2。
[0016]遮蔽导体层20与感测电极10可以利用半导体制造工艺的金属制造工艺来完成，至于遮蔽导体层20与感测电极10之间的材料可以是单层或多层的金属间介电层(inter-metal dielectrics, I MD)。利用半导体制造工艺的多道金属及IMD制造工艺，即可完成感测兀的制作。
[0017]耦合信号源30耦合至物体F，并提供一耦合信号Vdrive耦合至物体F。耦合信号Vdrive可以直接或间接耦合至物体F，直接耦合可以是利用一与物体F接触的导体将耦合信号传送至物体F，亦或者导体与物体F之间仍有一介电层，称之为间接耦合，其为电路的已知技术，故于此不作特别限制。
[0018]固定电压源40提供一固定电压至遮蔽导体层20，使遮蔽导体层20与各感测电极10形成稳定的垂直寄生电容Cpl。于本实施例中，是以OV的接地电压(GND)当作固定电压，然而，所述基础案并未受限于此，亦可以使用3.3V、5V或其他固定电压来达成所述基础案的效果，但必须注意的是，固定电压源必须要相当稳定，且不易受外界干扰而浮动，因为那会降低感测元的灵敏度。
[0019]这些开关模块50，在图4与5中仅以TO及Tl表不，且这些开关模块50 —对一的电连接至这些个感测电极10及固定电压源。当选取一个感测电极10进行感测时，设定开关模块50使得感测电极10与固定电压源40之间成断路(open circuit)，同时使得其余感测电极10与固定电压源40之间成短路(short circuit)，使选取的感测电极10与其余感测电极10之间形成稳定的水平寄生电容Cp2，能使电容式感测阵列装置I的输出与水平寄生电容Cp2及垂直寄生电容Cpl无关(请参见以下的公式推导)。开关模块50可以用晶体管或其他适当手段来实施，所述基础案并不特别作限制。在图4与5中，当中间的感测电极10被选取以进行感测时，开关模块TO呈现断路，而开关模块Tl呈现短路，也就是导通状态。如此一来，周遭的感测电极10都是接地(或耦合至固定电压)，同时也将底部的遮蔽导体层20设定成接地状态(或耦合至固定电压)，如此一来可以提供一稳定屏蔽环境(shieldingenvironment)，将感测电极完全包覆在其中，虽然感测电极与四周的屏蔽环境间仍然存在一相当大的寄生电