访问存储器中数据的分离的存储器控制器的制造方法
【专利说明】
【背景技术】
[〇〇〇1]存储器控制器用于管理存储器中的数据访问。某些情况下，所述存储器控制器能集成到处理器中。在此类实例中，所述存储器控制器称作主机侧存储器控制器。所述主机侧存储器控制器用于执行各种存储器访问功能，包括地址映射、命令的缓冲及调度、命令的排序以及来往存储器的信号时序(timing)的控制。
[0002]所述主机侧存储器控制器和所述存储器之间的互连通常是基于总线的，其中存储器总线连接在所述主机侧存储器控制器和所述存储器之间。所述存储器控制器充当主设备来协调所述主机侧存储器控制器与所述存储器之间的通信。
【附图说明】
[0003]关于以下附图描述某些实施例:
[0004]图1-3为包含各种实施方式的实例系统的框图；和
[0005]图4为根据某些实施方式的存储器访问过程的流程图。
【具体实施方式】
[0006]使用主机侧存储器控制器控制各种存储器操作及设备管理功能允许所述存储器具有相对简单的配置。配置所述存储器，使得所述存储器从所述主机侧存储器控制器接收存储器命令，并响应于此类存储器命令。随着存储器技术的发展，存储器的操作及管理已变得更为复杂。例如，能够执行某些管理任务以实现性能增强或功率效率提高。在所述主机侧存储器控制器执行此类管理任务增加了所述存储器控制器上的负担，并可能导致所述主机侧存储器控制器和所述存储器之间的通信开销增加。
[0007]而且，可获得根据各种不同类型的存储器技术的存储器，其包括动态随机存取存储器(DRAM)、例如闪存的非易失性存储器、延迟减少型DRAM(RL-DRAM)、混合存储器立方体(具有堆栈式布置的多个存储器和控制逻辑管芯的存储器封装)、高带宽存储器、移动存储器(例如宽输入/输出存储器或低功率双数据率或LPDDR存储器)等等。根据不同技术使用主机侧存储器控制器控制存储器可能使所述主机侧存储器控制器更复杂。
[0008]存储器还具有不同的时序参数，其规定各种不同信号的时序相关的约束。所述主机侧存储器控制器将不得不确保发送给所述存储器的命令满足此类时序参数。例如，第一时序参数能够规定在规定的时间间隔内发送给存储器的激活命令不能多于预定义的数目。此类时序参数的一个实例是用于DDR存储器的tFAW参数。第二时序参数能够规定至存储器的不同存储体中两行的激活命令间的最小时间流逝。此类时序参数的一个实例是用于DDR存储器的tRRD参数。这些实例时序参数用于为所述存储器提供功率及热约束。
[0009]而且，时序参数能够规定信号的最坏情况时序，其必须满足以确保适当的存储器操作。信号的最坏情况时序可以规定必须按预定义的最大或最小时间发生所述信号的上沿或后沿。虽然使用最坏情况的时序参数能够保证正确性并减少复杂性，但它们可能以性能降低为代价。
[0010]将管理任务实现入存储器控制器以解决之前的问题可能导致所述存储器控制器的复杂性增加以及所述存储器控制器和所述存储器之间的通信开销增大。
[0011]如图1所示，根据某些实现方式，提供解耦的存储器控制器以访问存储器102中的数据。存储器102能够包括一个或多个存储设备。所述解耦的存储器控制器包括主机侧存储器控制器104和设备侧存储器控制器106。主机侧存储器控制器104和设备侧存储器控制器106能够是分离的集成电路封装(芯片)中包含的物理分离的存储器控制器。可替代地，主机侧存储器控制器104和设备侧存储器控制器106能够是作为同一物理封装一部分包含的逻辑分离的存储器控制器。
[0012]在根据图1的实例中，主机侧存储器控制器104为处理器108的一部分。在其它实例中，主机侧存储器控制器104能够处于处理器108的外部，但连接到处理器108。在另外不同的实施方式中，主机侧存储器控制器104能够与不同的数据请求器(例如输入/输出(I/O)设备或其它请求器)关联，而不是主机侧存储器控制器104与处理器108关联。
[0013]设备侧存储器控制器106通过存储器互连112(例如，总线、点对点链路或任何其它类型的通信链路或信道)耦接到存储器102。在随后的讨论中，参考存储器总线112 ;然而，根据某些实施方式的技术或机制也能应用于其它类型的互连。在某些实例中，设备侧存储器控制器106和存储器102能够是存储器模块(例如双列直插存储器模块(DIMM)或其它类型的存储器模块)的一部分。
[0014]在主机侧存储器控制器104和设备侧存储器控制器106中提供不同功能。主机侧存储器控制器104能够根据与所述存储器请求关联的优先权和/或服务质量(QoS)等级管理(来自处理器108或其它数据请求器的)存储器请求的调度。某些存储器请求(例如，来自某些应用程序或操作系统的存储器请求)可能具有较高优先权，或可以是所分配的比其它存储器请求高的QoS等级。在主机侧存储器控制器104的存储器请求调度能够使具有较高优先权或较高QoS等级的存储器请求先于其它存储器请求调度。
[0015]设备侧存储器控制器106能够管理发送给存储器102的存储器命令的时序，以确保所述存储器命令(其包括在存储器总线112上发送的信号)满足不同的时序参数。设备侧存储器控制器106还管理存储器命令的执行次序，使得所述存储器命令的执行或结果的次序是由主机侧存储器控制器104所期望的。在其它实例中，设备侧存储器控制器106还能执行额外任务，例如为某些类型的非易失性存储器(例如，闪存)均匀分配写的损耗均衡、保护存储器102中数据的安全任务、回收不再使用的部分存储器102的垃圾收集任务和/或其它任务。
[0016]在主机侧存储器控制器104和设备侧存储器控制器106之间提供接口 105。接口105能够实现为存储器控制器104和106之间的总线或任何其它类型的通信介质。主机侧存储器控制器104能够通过接口 105发送访问命令110给设备侧存储器控制器106。访问命令110访问存储器102的数据(读数据或写数据)。在某些实施方式中，从主机侧存储器控制器104发送到设备侧存储器控制器106的访问命令110关于存储器102的时序规范是时序非确定性的。换言之，由主机侧存储器控制器104发送访问命令110不受存储器102的时序规范约束。存储器102的所述时序规范由与存储器102关联的不同时序参数定义。
[0017]替代地，存储器102的时序规范的时序约束由设备侧存储器控制器106处理。所述时序约束控制设备侧存储器控制器106和存储器102之间的存储器总线112上的信号时序。如上所述，所述时序约束能够包括必须满足的存储器102的时序参数，其中所述时序参数能够指示与各种信号关联的最大或最小时间。而且，时序约束(例如，如上面讨论的tFAW和tRRD时序参数规定的)能够与存储器102的功率及热约束关联。
[0018]在主机侧存储器控制器104和设备侧存储器控制器106之间也能提供握手协议，从而允许设备侧存储器控制器106响应于来自主机侧存储器控制器104的时序非确定性访问命令110,通过接口 105或其它信息信道提供反馈信息114给主机侧存储器控制器104。
[0019]反馈信息114的实例能够包括访问存储器102时设备侧存储器控制器106当前经受的延迟。在主机侧存储器控制器104做调度决策时，主机侧存储器控制器104能够使用与设备侧存储器控制器106经受的延迟相关的信息。
[0020]图2为主机侧存储器控制器104和设备侧存储器控制器106的进一步细节的框图。主机侧存储器控制器104包括存储器请求队列202以存储处理器108或另一数据请求器发送的存储器请求。主机侧存储器控制器104还包括前摄刷新发送器204以发送刷新命令给设备侧存储器控制器106。主机侧存储器控制器104还包括调度器206,其为存储器请求队列202中的存储器请求调度发送访问命令给设备侧存储器控制器106。
[0021]设备侧存储器控制器106包括刷新调度器208、存储器访问控制逻辑210和反馈信息逻辑212。刷新调度器208调度部分存储