个选择器之前和之后接收信号来确 定适当的延时，以应用于从四PHY 540C接收的信号。例如，如果延时单元确定被提供给选 择器560B的先前指令花费了四个时钟周期来通过选择器540B被传递到PCIe核542B，则延 时单元562可以向从四PHY 540C接收的信号引入四个时钟周期的延时。
[0064] 总结
[0065] 公开的系统和方法使得主机接口能够与多个应用一起利用。该主机接口可以包括 多个PHY大小和配置，其使得基于PCIe的固态驱动器和/或PCIe卡能够与具有不同数量 的处理器和/或根复合体的主机一起使用。此外，该主机接口可以包括具有不同大小和配 置的多个PCIe核，其使得基于PCIe的固态驱动器和/或PCIe卡能够与具有不同数量的处 理器和/或根复合体的主机一起使用。从而，获得了用于设计和制造不同的SSD和PCIe卡 应用和配置的增加的灵活性和降低的成本（例如，货币成本、能量消耗、空间成本）。
[0066] 其它的夺铟
[0067] 本领域技术人员将意识到的是，在一些实施例中，可以使用其它的途径和方法。例 如，在一些实施例中，每个PHY可以与其自身的PCIe核相关联，并且多个PHY可以与单个根 复合体相关联。在这样的情况下，选择器可以是可选的。可以利用另外的系统部件，并且可 以对所公开的系统部件进行合并或省略。取决于实施例，上文描述的步骤中的某些步骤可 以被去除，可以添加其它步骤。
[0068] 虽然已经描述了本公开内容的某些实施例，但是这些实施例仅通过举例的方式被 提出，而不旨在限制本公开内容的范围。实际上，本文中所描述的新颖方法、设备和系统可 以以各种各样的其它形式来体现。另外，可以在不背离本公开内容的精神的情况下，对本文 中所描述的方法和系统的形式进行各种省略、替代和改变。所附权利要求及其等同物旨在 覆盖诸如将落入本公开内容的范围和精神内的形式或修改。例如，本领域技术人员将意识 到的是，在各种实施例中，实际的物理结构和逻辑结构可能不同于附图中所示出的那些结 构。取决于实施例，在所描述的例子和过程中描述的某些步骤可以以不同的顺序执行、移 除、以及可以添加其它步骤。另外，可以以不同的方式组合以上公开的具体实施例的特征和 属性，以形成另外的实施例，这些实施例中的所有实施例落入本公开内容的范围内。虽然本 公开内容提供了某些优选的实施例和应用，但是对于本领域普通技术人员显而易见的其它 实施例（包括其不提供本文中所阐述的特征和优点中的全部的实施例）同样在本公开内容 的范围之内。因此，本公开内容的范围旨在仅通过参考所附权利要求来限定。
【主权项】
1. 一种存储设备，包括： 多个非易失性固态存储器设备； 快速外围部件互连（PCIe)连接器集合，其被配置为接收来自主机系统的存储器访问 命令；以及 控制器，其被配置为接收并且处理用于访问所述多个非易失性固态存储器设备的存储 器访问命令，所述控制器包括主机接口，所述主机接口包括： 多个物理接口（PHY)，每个PHY被配置为与来自所述PCIe连接器集合的PCIe连接器子 集进行通信，其中，所述多个PHY中的至少一个包括双PCIePHY，从而使得所述主机接口能 够与多个PCIe拓扑结构一起被使用；以及 一个或多个PCIe核，其被配置为对经过所述多个PHY的信号进行处理。2. 根据权利要求1所述的存储设备，其中，每个PHY包括时钟倍频器单元，其被配置为 对在所述主机接口处接收的时钟信号进行倍频，同时保持与所述时钟信号的提供者系统的 同步性。3. 根据权利要求2所述的存储设备，其中，所述主机接口还包括同步器，其被配置为使 每个PHY的时钟信号同步。4. 根据权利要求3所述的存储设备，其中，所述同步器被配置为通过下列操作使每个 PHY的所述时钟信号同步： 从所述多个PHY中选择一个PHY; 至少部分地基于所选择的PHY的所述时钟倍频器单元来使每个PHY的所述时钟信号同 步；以及 将来自所述多个PHY的每个剩余的PHY的所述时钟倍频器单元去激活。5. 根据权利要求1所述的存储设备，其中，所述主机接口还包括选择器集合，每个选择 器与来自所述多个PHY的相应的PHY相关联。6. 根据权利要求5所述的存储设备，其中，来自所述选择器集合的至少一个选择器被 配置为至少部分地基于被提供给所述选择器的选择器信号来从所述一个或多个PCIe核中 选择PCIe核，以接收来自所述相应的PHY的数据/命令信号。7. 根据权利要求6所述的存储设备，其中，所述主机接口还包括主机处理器，所述主机 处理器被配置为向所述选择器提供所述选择器信号。8. 根据权利要求5所述的存储设备，其中，来自所述选择器集合的至少一个选择器与 来自所述一个或多个PCIe核的一个PCIe核相关联，所述至少一个选择器被配置为保持针 对与所述至少一个选择器相关联的信号路径的延时的程度。9. 根据权利要求5所述的存储设备，其中，所述主机接口还包括延时单元，其与来自 所述多个PHY的第一PHY相关联，所述延时单元被配置为保持所述第一PHY和来自所述一 个或多个PCIe核的第一相应的PCIe核之间的第一信号延时，所述第一信号延时与第二信 号延时相匹配，所述第二信号延时与来自所述多个PHY的第二PHY和来自所述一个或多个 PCIe核的第二相应的PCIe核之间的信号延时相关联。10. 根据权利要求1所述的存储设备，其中，所述PCIe连接器集合包括差分输入/输出 连接器集合。11. 根据权利要求1所述的存储设备，其中，来自所述一个或多个PCIe核的每个PCIe 核与主机系统的单独的根复合体相关联。12. 根据权利要求1所述的存储设备，其中，所述控制器是固态驱动器控制器。13. 根据权利要求1所述的存储设备，其中，至少一个PHY不是双PCIePHY。14. 根据权利要求1所述的存储设备，其中，所述控制器还包括存储器控制器，其被配 置为与所述主机接口和所述多个非易失性固态存储器设备进行通信。15. -种用于快速外围部件互连（PCIe)卡的控制器，所述控制器包括： 多个物理接口（PHY)，每个PHY被配置为与来自PCIe连接器集合的PCIe连接器子集进 行通信，其中，至少一个PHY与至少一个其它PHY相比，支持不同数量的PCIe连接器，从而 使得所述控制器能够与多个PCIe卡拓扑结构一起被使用；以及 一个或多个PCIe核，其被配置为与所述多个PHY进行通信。16. 根据权利要求15所述的控制器，其中，每个PHY包括时钟倍频器单元，其被配置为 对在所述控制器处接收的时钟信号进行修改，同时保持与所述时钟信号的提供者系统的同 步性。17. 根据权利要求16所述的控制器，还包括同步器，其被配置为使每个PHY的时钟信号 同步。18. 根据权利要求17所述的控制器，其中，所述同步器被配置为通过下列操作使每个 PHY的所述时钟信号同步： 从所述多个PHY中选择一个PHY; 使用所选择的PHY的所述时钟倍频器单元来使每个PHY的所述时钟信号同步；以及 将来自所述多个PHY的每个剩余的PHY的所述时钟倍频器单元去激活。19. 根据权利要求15所述的控制器，还包括选择器集合，每个选择器与来自所述多个 PHY的相应的PHY相关联。20. 根据权利要求19所述的控制器，其中，来自所述选择器集合的至少一个选择器被 配置为至少部分地基于被提供给所述选择器的选择器信号来从所述一个或多个PCIe核中 选择PCIe核，以接收来自所述相应的PHY的数据/命令信号。21. 根据权利要求19所述的控制器，其中，在不实现从所述一个或多个PCIe核中选择 替代的PCIe核的情况下，来自所述选择器集合的至少一个选择器对在来自所述多个PHY的 一个PHY和来自所述一个或多个PCIe核的相应的PCIe核之间传送的信号的信号延时进行 修改。22. -种控制器，包括： 多个物理接口（PHY)，每个PHY被配置为与来自串行接口连接器集合的串行接口连接 器子集进行通信，其中，至少一个PHY与至少一个其它PHY相比支持不同数量的串行接口连 接器；以及 一个或多个处理核，其被配置为与所述多个PHY进行通信。23. 根据权利要求22所述的控制器，其中，每个PHY包括时钟倍频器单元，其被配置为 对在所述控制器处接收的时钟信号进行修改，同时保持与所述时钟信号的提供者系统的同 步性。24. 根据权利要求23所述的控制器，还包括同步器，其被配置为使每个PHY的时钟信号 同步。25. 根据权利要求24所述的控制器，其中，所述同步器被配置为通过下列操作使每个 PHY的所述时钟信号同步： 从所述多个PHY中选择一个PHY; 使用所选择的PHY的所述时钟倍频器单元来使每个PHY的所述时钟信号同步；以及 将来自所述多个PHY的每个剩余的PHY的所述时钟倍频器单元去激活。26. 根据权利要求22所述的控制器，还包括选择器集合，每个选择器与来自所述多个 PHY的相应的PHY相关联。27. 根据权利要求26所述的控制器，其中，来自所述选择器集合的至少一个选择器被 配置为至少部分地基于被提供给所述选择器的选择器信号来从所述一个或多个处理核中 选择处理核，以接收来自所述相应的PHY的数据/命令信号。28. 根据权利要求26所述的控制器，其中，在不实现从所述一个或多个处理核中选择 替代的处理核的情况下，来自所述选择器集合的至少一个选择器对在来自所述多个PHY的 一个PHY和来自所述一个或多个处理核的相应的处理核之间传送的信号的信号延时进行 修改。
【专利摘要】本文中描述的系统使得PCIe设备部件能够与多个PCIe拓扑结构以及与不同配置的主机系统一起使用。在一些情况下，利用多个不同的PHY和PCIe核，以增加可以满足于主机接口设计的应用和/或规格的数量。此外，本文中描述的一些系统可以包括多个同步器、时钟倍频器单元和选择器，以创建能够被配置用于多个应用的主机接口。尽管增加了本文中所公开的系统的使用的灵活性，但是对于基于PCIe的设备，仍然可以通过使用本公开内容的系统来降低成本。
【IPC分类】G06F13/14
【公开号】CN105359120
【申请号】CN201480038655
【发明人】F·尤苏夫
【申请人】西部数据技术公司
【公开日】2016年2月24日
【申请日】2014年6月11日
【公告号】CA2915056A1, EP3008605A1, US20140365704, WO2014201178A1