模拟译码电路设计方法及系统的制作方法
【技术领域】
[0001] 本发明涉及通信信号处理技术领域，具体涉及一种模拟译码电路设计方法及系 统。
【背景技术】
[0002] 1998年，Loeliger和Hagenauer分别提出利用经典模拟电子网络来进行纠错码译 码，并首先提出"模拟译码"概念。目前不同研究团队都实现了不同码型的模拟译码芯片，如 表1所示。芯片的测试结果表明，与数字实现相比，在实现相同迭代译码算法(和积算法或最 小和算法)上，如果译码速率相同情况下，模拟译码电路功耗更低；而在译码功耗相同情况 下，模拟译码电路速率更高。
[0003] 表1模拟迭代译码芯片性能对比
[0004]
[0005] 模拟译码电路具有如上所述优势，使得模拟译码电路成为应用热点。然而现有技 术中在设计模拟译码电路时，为了得到较好的性能，需要进行SPICE级别电路模型仿真以得 到较为准确或合适的设计参数。但是对于高复杂度纠错码型的模拟译码电路，SPICE级别电 路模型仿真是不切实际的。
【发明内容】
[0006] 针对现有技术中的缺陷，本发明提供一种模拟译码电路设计方法及系统，能够将 设计输入参数(晶体管尺寸参数和单位电流)和系统级别特性(例如BER和收敛时间）联系起 来，因此能够为电路设计提供优化指导。
[0007] 为解决上述技术问题，本发明提供以下技术方案：
[0008] 第一方面，本发明提供了 一种模拟译码电路设计方法，包括：
[0009] S1.根据预设校验矩阵建立译码因子图模型；将所述译码因子图模型中的节点转 换为对应和积模块电路，将所述译码因子图模型中的变量节点转换为等式约束模块，将所 述译码因子图模型中的校验节点转换为奇偶校验模块;根据所述译码因子图模型的拓扑完 成所述和积模块电路之间的连线；
[0010] S2.根据预设电路设计要求以及下述公式设计所述和积模块电路的输入参数：
[0011]
[0012] 其中，W/L为吉尔伯特乘法电路晶体管栅极宽长比，Iu为单元电流，Is为工艺相关电 流;其中，所述和积模块电路的输入参数包括W/L和Iu;
[0013] S3.获取所述和积模块电路的相关失配参数和相关延迟参数；
[0014] S4.根据步骤S3得到的相关失配参数和相关延迟参数，进行考虑失配效应和电路 动态行为影响因素的模拟译码电路模型的计算过程，得到模拟译码电路BER性能仿真结果；
[0015] S5.判断步骤S4得到的BER性能仿真结果是否满足预设要求，若是，则结束流程;否 则修改所述步骤S2中的输入参数继续进行仿真直至仿真结果满足预设要求。
[0016] 进一步地，所述预设电路设计要求包括:芯片面积受限情况或功耗受限情况；
[0017] 相应地，当所述预设电路设计要求为芯片面积受限情况时，根据所述芯片面积受 限情况确定符合要求的一种W/L，再根据下述公式设计所述单元电流Iu:
[0018]
[0019] 当所述预设电路设计要求为功耗受限情况时，根据所述功耗受限情况确定符合要 求的一种单元电流Ιιι，再根据下述公式设计所述W/L:
[0020]
[0021] 进一步地，所述步骤S3中获取所述和积模块电路的相关失配参数包括：
[0022] 获取吉尔伯特乘法电路输出电流为：
[0023]
[0024] 其中Ix,i和Iy,j为电路输入电流，ε」和￡i,j为吉尔伯特乘法电路失配参数;上式中电 流误差项和￡i,j均为零均值正态分布的随机变量；
[0025] 获取归一化电路输出电流Iz,k为：
[0026]
[0027] 其中I、,k为加法电路输出电流，ευ jdPkk为归一化电路失配参数;上式中电流误 差项ευ、￡k和ei,k均为零均值正态分布的随机变量。
[0028] 进一步地，所述步骤S3中获取所述和积模块电路的相关延迟参数包括：
[0029] 利用预设延迟模块对输出电流Iz,k进行延迟处理，得到输出电流Γζ为：
[0030] I7z(to+ A t) = (1-exp(- Δ t/τ) )Iz(to)+exp(- Δ t/τ)!7z(to)；
[0031] 其中to为初始时间，△ t为采样周期，τ为和积模块电路的延迟参数；
[0032] 进一步简化为如下离散时间的微分方程：
[0033]
[0034] 式中η是离散时间索引，a = l-exp(-At/T)。
[0035]进一步地，所述步骤S4具体包括：
[0036] (1)初始化；
[0037] 根据信道特征计算变量节点外部概率输入信号Ρλ^γ, (?)，Xk = 〇，1，i为变量节点 标号，i = l，2,…，n;
[0038]
[0039]
[0040] 式中zi为信道输出，σ2为AWGN信道噪声方差；
[0041] 同时设置校验节点至变量节点的信号为(4)=〇.5，处=〇，1，」为校验节点标 号，j = l，2,…，m;
[0042] 对应译码电路复位操作，确保每一帧译码过程之前保持一致状态；
[0043] (2)变量节点至校验节点的信号(?)更新，xk = 0，l，n为离散时间索引，即考 虑失配效应的等效约束电路对输入信(~ )和及^ (?)进行处理；
[0044] (3)等效约束电路延迟模块对信号/^!^(.\)进行延迟处理，对应输出信号为 5 xk=〇, 1 ；
[0045] (4)校验节点至变量节点的信号更新，Xk = 〇，l，即考虑失配效应的奇偶 校验电路对输入信号(?)进行处理；
[0046] (5)奇偶校验电路延迟模块对信号(?)延迟处理，对应输出信号为 I I fXk=0,1；
[0047] (6)计算各变量节点输出的软判决信息，即考虑失配效应的等效约束电 路对输入?目号PcW (?)和凡进彳丁处理；
[0048] (7)等效约束电路延迟模块对软判决信息Aw.f, 0%)延迟处理，对应输出信号为
[0049] (8)逐比特进行判决；
[0050]
[0051] 变量节点与校验节点之间信号更新为迭代计算过程，当η达到最大迭代次数Td/Δ t或者软判决信息平稳收敛后，迭代过程终止，输出比特判决结果，Td为译码时间，△ t为采 样周期。
[0052]第二方面，本发明还提供了一种模拟译码电路设计系统，包括：
[0053]初始电路设计单元，用于根据预设校验矩阵建立译码因子图模型；将所述译码因 子图模型中的节点转换为对应和积模块电路，将所述译码因子图模型中的变量节点转换为 等式约束模块，将所述译码因子图模型中的校验节点转换为奇偶校验模块;根据所述译码 因子图模型的拓扑完成所述和积模块电路之间的连线；
[0054]输入参数设计单元，用于根据预设电路设计要求以及下述公式设计所述和积模块 电路的输入参数：
[0055]
[0056] 其中，W/L为吉尔伯特乘法电路晶体管栅极宽长比，Iu为单元电流，Is为工艺相关电 流;其中，所述和积模块电路的输入参数包括W/L和Iu;
[0057] 失配参数获取单元，用于获取所述和积模块电路的相关失配参数
[0058] 延迟参数获取单元，用于获取所述和积模块电路的相关延迟参数；
[0059]仿真单元，用于根据所述失配参数获取单元得到的相关失配参数以及所述延迟参 数获取单元得到的相关延迟参数，进行考虑失配效应和电路动态行为影响因素的模拟译码 电路模型的计算过程，得到模拟译码电路BER性能仿真结果；
[0060] 控制单元，用于判断所述仿真单元得到的BER性能仿真结果是否满足预设要求，若 是，则控制结束流程;否则控制所述输入参数设计单元重新设计输入参数，并控制所述仿真 单元继续进行仿真直至仿真结果满足预设要求。
[0061] 进一步地，所述预设电路设计要求包括:芯片面积受限情况或功耗受限情况；
[0062] 相应地，当所述预设电路设计要求为芯片面积受限情况时，所述输入参数设计单 元，用于根据所述芯片面积受限情况确定符合要求的一种W/L，再根据下述公式设计所述单 元电流Iu:
[0063]
[0064] 当所述预设电路设计要求为功耗受限情况时，所述输入参数设计单元，用于根据 所述功耗受限情况确定符合要求的一种单元电流Ιιι，再根据下述公式设计所述W/L:
[0065]
[0066] 进一步地，所述失配参数获取单元，具体用于：
[0067] 获取吉尔伯特乘法电路输出电流为：
[0068]
[0069] 其中Ix,i和Iy,j为电路输入电流，ε」和为吉尔伯特乘法电路失配参数;上式中电 流误差项和￡i,j均为零均值正态分布的随机变量；
[0070] 以及，获取伯一化电路输出电流Id为：
[0071]
[0072] 其中I'z,k为加法电路输出电流，ευ、为归一化电路失配参数;上式中电流误 差项ευ、￡k和ei,k均为零均值正态分布的随机变量。
[0073] 进一步地，所述延迟参数获取单元，具体用于：
[0074] 利用预设延迟模块对输出电流Iz,k进行延迟处理，得到输出电流Γζ为：
[0075] I7z(to+ A t) = (1-exp(- Δ t/τ) )Iz(to)+exp(- Δ t/τ)!7z(to)；
[0076]其中to为初始时间，△ t为采样周期，τ为和积模块电路的延迟参数；
[0077] 进一步简化为如下离散时间的微分方程：
[0078]
[0079] 式中η是离散时间索引，a = l-exp(-At/T)。
[0080]进一步地，所述仿真单元，具体用于：
[0081] (1)初始化；
[0082] 根据信道特征计算变量节点外部概率输入信号，Xk = 〇，1，i为变量节点 标号，i = l，2,…，n;
[0083]
[0084]
[0085] 式中zi为信道输出，σ2为AWGN信道噪声方差；
[0086] 同时设置校验节点至变量节点的信号为(?) =〇 5，Xk = 〇，1，j为校验节点标 号，j = l，2,…，m