上电时序电路的制作方法
【技术领域】
[0001]本实用新型涉及计算机技术，尤其涉及一种上电时序电路。
【背景技术】
[0002]随着通信技术的不断发展，计算机成为人们生活和工作不可或缺的硬件设备，计算机中芯片的电源架构对于计算机的可靠性或稳定性起着非常重要的作用。一般的，生产计算机中的芯片的厂家会设定芯片中一些电压输入引脚之间的压差的规格，该芯片的使用者只要满足该芯片的压差规格，就可以确保计算机的稳定性。以计算机中常用的AMDRS780X系列芯片为例，该系列芯片需要同时工作在3.3V和1.8V的电压下，即3.3V的电源输入端和1.8的电源输入端需要同时给该系列芯片供电，AMD公司设定的该芯片上分别与3.3V的电源输入端和1.8V的电源输入端对应的两个电压输入引脚在上电过程中的压差要小于2.1V。
[0003]需要说明的是，传统的计算机平台所需的1.8V是由3.3V通过电源转换芯片转出的，即1.8V的电源输入端中包括一个3.3V的电源输入端和一个电源转换芯片，因此，由于
1.8V的电源输入端的电源转换芯片时间延时，经常会造成3.3V的电源输入端与1.8V的电源输入端在上电过程中，电压的爬升阶段压差会大于2.1V，进而导致芯片上与这两个电源输入端对应的电压输入引脚之间的压差大于2.1V，从而影响计算机的稳定性。
[0004]因此，如何确保计算机芯片的电压输入引脚在上电过程中的压差满足相应的压差规格要求，成为目前亟待解决的技术问题。
【实用新型内容】
[0005]本实用新型提供一种上电时序电路，可以确保计算机芯片的电压输入引脚在上电过程中的压差满足相应的压差规格要求，从而保证计算机的稳定运行。
[0006]第一方面，本实用新型提供一种上电时序电路，包括:第一电源模块、第二电源模块、第一 MOS场效应管、半导体压降模块和延时电路，所述第一 MOS场效应管为P通道的MOS场效应管，所述半导体压降模块产生的导通压降大于第一阈值小于第二阈值，所述第一阈值大于所述第一电源模块的稳定电压减去所述第二电源模块的稳定电压的差值，所述第二阈值小于芯片的第一电压输入引脚与第二电压输入引脚之间的压差所应满足的压差阈值；
[0007]所述第一电源模块的第一端分别与所述第一 MOS场效应管的源极和所述延时电路的第一端连接，所述第一电源模块的第二端与芯片的第一电压输入引脚连接；所述延时电路的第一端与所述第一 MOS场效应管的源极连接，所述延时电路的第二端与所述第一MOS场效应管的栅极连接；所述第一 MOS场效应管的漏极通过所述半导体压降模块与所述第二电源模块的第一端连接，所述第二电源模块的第二端连接所述芯片的第二电压输入引脚；所述延时电路用于使所述第一 MOS场效应管在所述第一电源模块输入给所述第一电压输入引脚的电压和所述第二电源模块输入给所述第二电压输入引脚的电压达到稳定值后再关闭。
[0008]结合第一方面，在第一方面的第一种可能的实施方式中，所述半导体压降模块包括第二 MOS场效应管，所述第二 MOS场效应管为N通道的MOS场效应管；
[0009]所述第一 MOS场效应管的漏极与所述第二 MOS场效应管的源极连接，所述第二 MOS场效应管的栅极接地，且所述第二 MOS场效应管的漏极与所述第二电源模块的第一端连接。
[0010]结合第一方面，在第一方面的第二种可能的实施方式中，所述半导体压降模块包括第一二极管，所述第一 MOS场效应管的漏极与所述第一二极管的正极连接，所述第一二极管的负极与所述第二电源模块的第一端连接。
[0011]结合第一方面的第一种可能的实施方式，在第一方面的第三种可能的实施方式中，所述半导体压降模块还包括第二二极管；所述第二 MOS场效应管的导通压降为M，所述第二二极管的导通压降为N，M+N大于所述第一阈值小于所述第二阈值；
[0012]所述第二 MOS场效应管的漏极连接所述第二二极管的正极，所述第二二极管的负极连接所述第二电源模块的第一端。
[0013]结合第一方面的第一种可能的实施方式，在第一方面的第四种可能的实施方式中，所述半导体压降模块还包括第二二极管；所述第二 MOS场效应管的导通压降为M，所述第二二极管的导通压降为N，M+N大于所述第一阈值小于所述第二阈值；
[0014]所述第二 MOS场效应管的源极连接所述第二二极管的负极，所述第二二极管的正极连接所述第一 MOS场效应管的漏极。
[0015]结合第一方面至第一方面的第四种可能的实施方式中的任一项，在第一方面的第五种可能的实施方式中，所述延时电路包括一电阻和一电容；
[0016]所述电阻的第一端分别与所述第一 MOS场效应管的源极和所述第一电源模块的第一端连接，所述电阻的第二端分别与所述电容的第一端和所述第一 MOS场效应管的栅极连接，所述电容的第二端接地。
[0017]本实用新型提供的上电时序电路，通过在第一电源模块和第二电源模块之间设置第一 MOS场效应管、半导体压降模块和延时电路，且半导体压降模块的导通压降大于第一阈值小于第二阈值，使得在上电过程中第一电源模块对应的第一电压输入引脚和第二电源模块对应的第二电压输入引脚之间的压差满足压差阈值，从而满足芯片的压差规格要求，保证了计算机的稳定运行。
【附图说明】
[0018]图1为本实用新型提供的上电时序电路实施例一的结构不意图；
[0019]图2为本实用新型提供的上电时序电路的上电过程中的电压爬升波形图；
[0020]图3为本实用新型提供的上电时序电路实施例二的结构示意图；
[0021]图4为本实用新型提供的上电时序电路实施例三的结构示意图；
[0022]图5为本实用新型提供的上电时序电路实施例四的结构示意图；
[0023]图6为本实用新型提供的上电时序电路实施例五的结构示意图；
[0024]图7为本实用新型提供的上电时序电路实施例六的结构示意图；
[0025]附图标记说明:
[0026]10:第一电源模块； 11:第二电源模块；12:第一 MOS场效应管；
[0027]13:半导体压降模块； 14:延时电路；131:第二 MOS场效应管；
[0028]15:芯片；151:第一电压输入引脚；152:第二电压输入引脚；
[0029]101:第一电源模块的第一端；102:第一电源模块的第二端；
[0030]111:第二电源模块的第一端；112:第二电源模块的第二端；
[0031]141:延时电路的第一端；142:延时电路的第二端；
[0032]132:第一二极管；133:第二二极管；
[0033]16:电阻；17:电容；
[0034]161:电阻的第一端；162:电阻的第二端；
[0035]171:电容的第一端；172:电容的第二端。
【具体实施方式】
[0036]本实用新型涉及的上电时序电路，可以适用于计算机芯片的供电电路中。以计算机主板上的芯片为例，一些芯片可以同时工作在不同的电压下，但是计算机中的芯片的生产厂家会设定芯片中一些电压输入引脚之间的压差的规格大小，该规格大小要求芯片的使用者必须满足该芯片的压差规格才能确保计算机的稳定运行。由于电源模块在为芯片供电时，不同的电源模块对应连接芯片上不同的电压输入引脚，某些电源模块提供的电压是由其他的电源模块经电源转换芯片转换得到的，因此，在上电过程中，经常会由于电源转换芯片的延时，造成芯片上某些电压输入引脚之间的压差不满足芯片生产厂家设定的压差规格，从而造成计算机的不稳定。
[0037]本实用新型提供的上电时序电路，旨在解决现有技术中计算机芯片的电压输入引脚在上电过程中的压差无法满足相应的压差阈值要求的技术问题。
[0038]图1为本实用新型提供的上电时序电路实施例一的结构示意图。如图1所示，该上电时序电路包括第一电源模块10、第二电源模块11、第一 MOS场效应管12、半导体压降模块13和延时电路14，所述第一 MOS场效应管12为P通道的MOS场效应管，所述半导体压降模块13产生的导通压降大于第一阈值小于第二阈值，所述第一阈值大于所述第一电源模块10的稳定电压减去所述第二电源模块11的稳定电压的差值，所述第二阈值小于芯片15的第一电压输入引脚151与第二电压输入引脚152之间的压差所应满足的压差阈值。需要说明的是，该压差阈值为芯片生产厂家设定的芯片15在上电过程中第一电压输入引脚151与第二电压输入引脚152之间的压差应满足的压差规格要求，上述半导体压降模块13具有一导通电压，当半导体压降模块13两端的电压达到该导通电压时，半导体压降模块13才会导通，进而产生导通压降。
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