用于串并转换电路。多相时钟发 生电路，将输入时钟信号分频，产生1/4速率输出时钟信号，用于256位至64位并串转换电 路。编码器输出的8字节均匀分布伪随机数，划分成4路伪随机数X[k]、Y[k]、Z [k]、F[k] 同时输出，每路仍为均匀分布伪随机数，位宽为2个字节。图14是输出电路仿真时序图，CLK 是周期为2ns的输入时钟信号，其频率为500MHz ;伪随机数X[15. . 0]、Y[15. . 0]、Z [15. . 0]、 F [ 15. . 0]的输出时钟CLKA的周期为8ns，其频率为125MHz。
[0156] 下面以三个电路单元的伪随机数发生器为例，说明本实用新型的另一个具体实 施。电路框图如图15所示。伪随机数发生器A为32位并行结构最长线性反馈移位寄存 器，每来一个时钟输出一个8位伪随机数A[k]，选择本原多项式l+x 2+x6+x7+x32。伪随机数 发生器B为31位并行结构最长线性反馈移位寄存器，每来一个时钟输出一个8位伪随机数 B [k]，其本原多项式为l+x3+x31。伪随机数发生器C为19位并行结构最长线性反馈移位寄存 器，每来一个时钟输出一个8位伪随机数C[k]，其本原多项式为l+x+x 2+x5+x19,其并行结构 反馈逻辑可参考前面的推导方法。伪随机数A[k]与B[k]与C[k]并联在一起，生成24位伪 随机数D[k]。伪随机数A[k]的序列周期为2 32-1。伪随机数B[k]的序列周期为231-1，是一 个梅森素数。伪随机数C[k]的序列周期为2 19-1，是一个梅森素数。伪随机数D[k]的序列 周期为伪随机数A[k]与B[k]与C[k]的序列周期的最小公倍数，为（2 32-1) (231-1) (219-1)， 约为282,比A[k]的序列周期大大增加。应说明，本例中伪随机数发生器A与伪随机数发生 器B与伪随机数发生器C的阶数选择是任意的，只要三者互不相关即可。
[0157] 伪随机信号D[k]送入如图16所示的编码电路后，可生成极高质量的均匀分布伪 随机信号。输出伪随机信号的序列周期跟伪随机信号D[k]的序列周期相同，每一数据位的 序列周期都扩展为跟伪随机信号D[k]的序列周期相同，伪随机信号的熵值得到了极大改 善。该编码电路输入图15所示的24位数字噪声信号，输出编码后的48位数字噪声信号。 输入的数字噪声信号，经过24至384数据位转换电路，将高速率的24位噪声信号串并转换 成1/16速率的384位噪声信号，经过SHA-384编码电路生成相同速率的384位噪声信号， 再经384至48数据位转换电路，将1/16速率的384位噪声信号并串转换成1/2速率的48 位输出噪声信号。多相时钟发生电路，将输入时钟信号分频，产生16路的1/16速率低频时 钟信号，每路低频时钟信号的相位相差一个输入时钟周期，用于串并转换电路。多相时钟发 生电路，将输入时钟信号分频，产生1/2速率输出时钟信号，用于384位至48位并串转换电 路。编码器输出的6字节均匀分布伪随机数，划分成3路伪随机数X[k]、Y[k]、Z[k]同时输 出，每路仍为均匀分布伪随机数，位宽为2个字节。图17是输出电路仿真时序图，CLK是周 期为2ns的输入时钟信号，其频率为500MHz ;伪随机数Χ[15. . 0]、Υ[15. . 0]、Z[15. . 0]的输 出时钟CLKB的周期为4ns，其频率为250MHz。
[0158] 本实用新型可产生均匀分布数字白噪声信号、高斯分布数字白噪声信号，也可以 产生其它分布数字噪声信号，其均值、方差可调节。
[0159] 要产生概率密度为f(x)的随机数，其累积分布函数为F(X)，有
[0161] 当y为[0, 1. 0]之间的均匀分布随机数序列时，X即为概率密度为f(x)的随机数 序列。
[0162] 工程实践中，产生的随机数范围不是从负无穷大到正无穷大，而是一个有位数限 制的随机数。因此，实际产生的某种分布的随机数，是对这种分布的理想随机数的一种近 似。例如要产生一个8位的随机数，其数值范围为-128~127,要产生一个16位的随机数， 其数值范围为-32768~32767。由y值得到X值可通过一个查找表电路实现。查找表是一 个通过输入地址值查找得到输出数值的电路，一般用RAM实现。
[0163] 产生均匀分布数字白噪声信号时，由以上方法得知，查找表中存储的数值曲线为 一条直的斜线。
[0164] 产生高斯分布数字白噪声信号时，其概率密度曲线如图18所示，其累积分布函数 曲线如图19所示，查找表中存储的数值曲线如图20所示。
[0165] 用以上方法，可产生其它分布的噪声信号。生成不同的噪声信号，只需按要求，计 算好查找表中的数值曲线，进行装载即可。
[0166] 对伪随机数或数字噪声信号进行采样，采样序列设为IxJ，N个样本的均值u为：
[0168] 方差σ 2相当于求信号交流部分的功率，公式为：
[0170] 当N值较大时，采样序列的均值u、方差σ 2可以作为该噪声信号的真实均值、真实 方差的一个估计，其误差很小。
[0171] 把均值为u、方差为σ 2的噪声信号序列{x J归一化成均值为〇、方差为1的噪声 信号序列{yj，公式为：
[0173] 用均值为0、方差为1的噪声信号序列{xj构造均值为u、方差为σ 2的噪声信号 序列{yj，公式为：
[0175] 设带限白噪声信号的带宽为B、均值为0、方差为σ2,则其幅度谱密度为：
[0177] 功率谱密度为：
[0179] 用以上方法，可控制输出数字噪声信号的均值、方差，以及数字白噪声信号的幅度 谱密度或功率谱密度。
[0180] 使用高速FPGA电路实现本文论述的方法，输入时钟频率可达500MHz，可输出多路 宽带伪随机数字噪声信号，满足多维伪随机数字噪声信号的产生需求，输出时钟频率高于 100MHz。使用超高速的数字电路实现，可输出更高带宽的数字噪声信号。
[0181] 应当理解本文所述的例子和实施方式仅为了说明，本领域技术人员可根据它做出 各种修改或变化，在不脱离本实用新型的精神实质的情况下，都属于本实用新型的保护范 围。
【主权项】
1. 一种多通道伪随机信号发生器，其特征在于：基于并行结构最长线性反馈移位寄存 器的N a位伪随机数发生器A，生成了 m位的均匀分布伪随机数，记为A[k]，以二进制表示为 Ani Jk=Ani 2[k]... A1DOAJk];基于并行结构的乂位最长线性反馈移位寄存器的伪随机数 发生器B，生成了 m位的均匀分布伪随机数，记为B [k]，以二进制表示为Bni i DOBni 2[k]... B1DOBJk];伪随机数A [k]与伪随机数B [k]并联，生成2m位伪随机数D [k]，以二进制表示 SD2nil[k]D2ni2[k]... D1MDJk];要求伪随机数发生器A生成的伪随机数A[k]与伪随机数 发生器B生成的伪随机数B [k]不相关，即伪随机数发生器A的本原多项式与伪随机数发生 器B的本原多项式不能是镜像本原多项式；由于伪随机数发生器A与伪随机数发生器B之 间不相关，生成的伪随机数D[k]中的每一位是均匀分布的，因此D[k]是2m位均匀分布伪 随机数； 当m为偶数时，并行结构伪随机数发生器A的序列周期为2Na-l，并行结构伪随机数发 生器B的序列周期为2Nb-l ;伪随机数D[k]的序列周期为伪随机数发生器A与B序列周期 的最小公倍数，因此伪随机数D[k]的序列周期得到了极大扩展。2. 根据权利要求1所述的一种多通道伪随机信号发生器，其特征在于：采用三组伪随 机数发生器电路结构时，基于并行结构最长线性反馈移位寄存器的N a位伪随机数发生器 A，生成了 m位的均匀分布伪随机数，记为A[k];基于并行结构最长线性反馈移位寄存器的 Nb位伪随机数发生器B，生成了 m位的均匀分布伪随机数，记为B [k];基于并行结构最长线 性反馈移位寄存器的N。位伪随机数发生器C，生成了 m位的均匀分布伪随机数，记为C[k]; A[k]与B[k]与C[k]并联，生成3m位的均匀分布伪随机数D[k];要求伪随机数发生器A与 伪随机数发生器B与伪随机数发生器C互不相关； 当m为偶数时，并行结构伪随机数发生器A的序列周期为2Na-l，并行结构伪随机数发 生器B的序列周期为2Nb-l，并行结构伪随机数发生器C的序列周期为2fe-l ;伪随机数D [k] 的序列周期为伪随机数发生器A与B与C序列周期的最小公倍数，因此伪随机数D [k]的序 列周期得到了极大扩展。
【专利摘要】本实用新型公开了一种多通道伪随机信号发生器设计方法，对两个以上伪随机数发生器进行运算，产生长序列周期高速伪随机数；其中每个伪随机数的产生基于并行结构最长线性反馈移位寄存器电路；要求参与运算的每个伪随机数发生器产生的伪随机数互不相关；能实时产生有多个数据位的均匀分布伪随机数；也能产生其它分布的伪随机数；能产生宽频带的数字白噪声信号；其均值、方差等参数可调节；能产生多路伪随机信号。
【IPC分类】G06F7/58
【公开号】CN204883682
【申请号】CN201520611536
【发明人】张则乐, 胡林军
【申请人】中国电子科技集团公司第四十一研究所
【公开日】2015年12月16日
【申请日】2015年8月12日