涉及多存储体、双管道或多管道SRAM的系统和方法与流程

涉及多存储体、双管道或多管道SRAM的系统和方法相关申请信息的交叉引用本PCT申请要求于2011年8月12日提交的申请号为61/523,230的美国临时申请以及于2011年12月15日提交的申请号为13/327,721的美国非临时申请的权益和/或优先权，其全部内容通过引用合并于此。

背景技术：
领域本文的创新总体而言涉及提高静态随机存取存储器(SRAM)的性能，更具体地涉及包括或涉及双管道或多管道的多存储体SRAM的系统和方法。相关信息说明举例说明，例如关于四倍数据速率2字突发(Quad-B2)SRAM，由于每时钟周期启动读取和写入这两种操作，因此单存储体SRAM必须在单个时钟周期内对任意的随机地址对共同(且顺序地)执行读取和写入操作。可以使用额外的时钟周期将地址和写入数据从SRAM输入引脚流水线传输至存储器阵列，以及将读取数据从存储器阵列流水线传输至SRAM输出引脚，但读取和写入存储访问自身必须在单个时钟周期内一起执行。于是，这里，这种操作必须顺序地执行，因为同时的访问必然是针对不同的存储体而启动的。并且，单存储体装置不具有多个存储体。另外，在具有优化的读取和写入流水线的单存储体Quad-B2SRAM中，最大工作频率(等同于设备的最大性能)因此等于1除以执行R/W操作对所需的最小时间量“tRW”。例如，如果tRW＝2ns，则最大工作频率为1/2ns＝500MHz。应当注意的是，这种单存储体Quad-B2SRAM通常使用单个读取和写入流水线。在这种SRAM中，使用多个流水线并不能提高SRAM的超出上述的最大工作频率。即，这种单存储体Quad-B2SRAM也是“单管道”的。如下所述，本发明的一个或更多方面可以克服这些或其他缺点和/或以其他方式提供创新特征。附图说明构成本说明书一部分的附图说明了本发明的各种实施方式和方面，并且与说明书一起解释本文中的创新的各种特征。在附图中：图1是示出符合与本文创新相关的一个或更多个方面的说明性SRAM配置的图。图2A和2B是示出已知的单存储体、单管道存储器(图2A)相比于与符合本文创新相关的一个或更多个方面的多存储体、双管道存储器(图2B)的操作时序特征的代表性时序图。图3是示出符合与本文创新相关的一个或更多个方面的包括每写入管道的M深度写入缓冲器的说明性SRAM配置的图。图4是示出符合与本文创新有关的一个或更多个方面的具有2深度写入缓冲器的双管道SRAM的说明性时序方面的代表性时序图。图5是示出符合与本文创新相关的一个或更多个方面的包括用于两个读取管道的单个2*M深度读取缓冲器的说明性双管道SRAM配置的图。图6是示出符合与本文创新相关的一个或更多个方面的包括每读取管道的复制的2*M深度读取缓冲器的说明性双管道SRAM配置的图。具体实施方式现在将详细地参考本文中的发明，本发明的实例在附图中示出。以下描述中列出的实施方式并不代表所有符合所要求保护的发明的实施例。相反，这些实施方式仅是符合与本发明相关的某些方面的一些实例。在任何可能的情况下，附图中相同的附图标记将用于表示相同或相似的部分。关于本文中的一些术语和/或表述的定义，“单存储体”是指1个不同的逻辑存储体。“多存储体”是指≥2个不同的逻辑存储体。“单管道”是指用于读取路径和写入路径两者的1个不同的流水线结构。“双管道”是指用于读取路径和写入路径两者的2个不同的流水线结构。“多管道”是指用于读取路径和写入路径两者的≥2个不同的流水线结构。本文中的系统和方法可以包括和/或涉及多存储体、双管道(或多管道)装置类型的SRAM架构。关于“双管道”实施方式，例如，说明性的SRAM装置可以配置成使得每个读取和写入操作对(可每个周期启动)可以在两组读取和写入流水线(即用于双管道)之间交替，并且可以在两个周期上而不是在单个周期内(如在单存储体SRAM内)共同执行。当R/W操作对在两个周期上而不是一个周期上执行时，SRAM的最大工作频率加倍至2除tRW。例如，如果tRW＝2ns，则最大工作频率为2/2ns＝1GHz。这里，由于在两个周期上执行R/W操作对，因此在周期“n”和“n+1”内执行的每个新的R/W操作对将与在周期“n-1”和“n”内执行的前一个R/W操作对重叠一个周期。在现有装置中，这种重叠问题通常将周期“n”内可访问的那些存储体(作为新的R/W操作对的结果)限制为周期“n”内尚未访问的任何存储体(作为前一个R/W操作对的结果)。然而，这种存储体限制可以通过符合本公开的特征和方面来管理。根据某些实施方式，结合在两组读取和写入流水线之间交替的R/W操作对的方面，可以在本文中列出的多存储体、双管道SRAM中使用低成本/低复杂性的读取和写入流水线结构，包括有助于简化设计的读取和写入流水线结构。另外，在本双管道架构中，以“时间”为单元的通过读取和写入流水线的传播延迟可以与单管道架构匹配。因此，即使工作频率加倍，也不必将流水线结构的性能加倍。转至一些说明性实施例，可以通过Quad-B2SRAM来实现符合本文中的创新的多存储体、双管道架构，每当每个时钟周期从外部对该架构启动读取和写入操作对。这里，如图1中可以部分看出的，每个SRAM“存储体”128可以包括被组织成X行和Y列的矩阵的SRAM存储器单元的块，具有诸如X译码器、Y译码器、区段译码器、读取/写入控制、读取感测放大器、写入数据输入放大器等所有必要的存储器单元访问电路。这些装置可以被配置成使得每个SRAM存储体可以被独立访问，或者在双管道的情况下通过两个单独且不同的管道而与其他的SRAM存储体在时间上大体并行地或交错重叠地被访问，以及在多“N”管道的情况下通过“N”个单独且不同的管道而与其他的SRAM存储体在时间上大体并行地或交错重叠地被访问(见下文)。每个SRAM“管道”可以包括写入管道和读取管道。另外，每个写入管道可以包括单独的完整写入地址预译码器总线；单独的写入控制信号；单独的内部写入数据输入总线，包括用于管理从输入引脚至存储器阵列的写入数据和写入地址传播的单独的m深度写入缓冲器；以及相关的写入时序时钟信号。类似地，每个读取管道可以包括：单独的完整读取地址预译码器总线；单独的读取控制信号；单独的内部读取数据输出总线，包括用于管理从存储器阵列至输出引脚的读取数据传播的单独的k级输出流水线；以及相关的读取时序时钟信号。此外，在一些实施方式中，在双管道和多“n”管道情况下使用的每个读取管道和写入管道的结构可以与在单存储体、单管道Quad-B2SRAM中使用的读取管道和写入管道的结构相同，使得以时间为单元的通过每个读取管道和写入管道的传播延迟与单管道的情况相同。在这些实施方式中，与单管道情况的最大工作频率相比，即使最大工作频率加倍(在双管道的情况下)或增大到“n”倍(在多“n”管道的情况下)，也不必将读取管道和写入管道结构的性能加倍(在双管道的情况下)或增大到“n”倍(在多“n”管道的情况下)。确切的说，在一些实施方式中，读取管道和写入管道的性能在所有情况下都可以相同，这简化了从单管道到双管道到多“n”管道的设计进展。应当注意的是，尽管本文中讨论的一些实施方式包括或涉及Quad-B2SRAM的架构作为多存储体双(2)管道装置，以使性能与以单存储体装置为架构的Quad-B2SRAM相比加倍，但是文中的其他实施方式也涉及多存储体多(“n”，其中n≥2)管道，以进一步提高性能。这里，例如，可以使用3个管道以使性能变为三倍，可以使用4个管道以使性能变为四倍等。此外，在一些实施方式中，多存储体结构中的存储体的数目必须大于或等于多管道结构中的管道的数目，使得当与每个管道相关的存储访问重叠时，每个管道可以促进对单个存储体的存储访问。这种多存储体、多(n)管道Quad-B2SRAM的最大工作频率等于n/tRW。返回到图1中所示的说明性实施方式，每个SRAM“管道”可以包括(但未必限于)：单独的完整读取/写入地址预译码器总线(Xpd、Ypd、Zpd)100和101，其可以被配置成运送来自控制部件诸如读取/写入控制电路140、141的读取/写入控制信号；单独的内部写入数据输入总线104和105，其包括单独的m深度写入缓冲器(用于管理从输入引脚到存储器阵列的写入数据和写入地址传播)[出于说明的目的示为104和105的一部分]；单独的内部读取数据输出总线108和109，包括单独的k级输出流水线(用于管理从存储器阵列到输出引脚的读取数据传播)108和109；单独的读取相干性逻辑108和109，包括单独的2*m深度读取缓冲器(用于提供相干性读取数据，而不使用写入缓冲器本身来提供这种读取数据)112和113；和/或相关的时序和/或时钟电路和/或信号。此外，在类似于图1中所示的一些实施方式中，每个SRAM管道可以通过多路复用控制电路116和120和124而采用以下方式与所有SRAM存储体连接：即SRAM中实施的“n”个管道中的每个都可以与SRAM中实施的“t”个存储体(t≥n)中的一个基于一对一的方式连接。另外，一个唯一的管道至存储体连接可以与其他的这种唯一的管道至存储体连接在时间上大体并行地形成或交错地形成。另外，尽管各种部件诸如控制部件和/或电路140、141、缓冲器等是通过图1中所描绘的说明性元件或在其范围内示出的，但是本文中的SRAM也可以使用这种部件的其他配置，包括以不同的布置或配置而形成或分布的元件。要注意地，本文中的某些实施方式要求每个管道必须始终与唯一的SRAM存储体连接。这种要求可以根据用户控制在特定的时间读取或写入哪些存储体来进行管理，使得在任何特定的时间没有单个存储体被访问超过一次。这种“存储体冲突避免和/或仲裁”要求和相关特征可以允许在时间上大体并行地或在时间上交错重叠的多个同时的管道至存储体连接。符合本公开所描述的创新的一个或更多个方面、并用于使单存储体Quad-B2SRAM的性能加倍的特征和功能可以包括或涉及：(#1)将SRAM构造成多存储体、双管道装置；(#2)当启动相继的读取操作时，在两个读取管道之间交替地将读取地址传播至存储器阵列，以及将读取数据从存储器阵列传播至SRAM输出引脚；(#3)当启动相继的写入操作时，在两个写入管道之间交替地将写入地址和写入数据传播至存储器阵列；和/或(#4)在固定时间单元“tRW”(不依赖于周期时间)内在存储器阵列中执行每个R/W操作对，其中首先执行读取，写入从读取自定时。在每个R/W对内，可以针对相同的存储体或不同的存储体进行读取和写入。图2A和2B是示出已知的单存储体、单管道存储器(图2A)相比于符合与本文中的创新相关的一个或更多个方面的多存储体、双管道存储器(图2B)的操作时序特征的代表性时序图。图2A至图2B将多存储体、双管道(MBDP)时序和单存储体、单管道(SBSP)时序进行比较。在SBSP情况下，说明与单个内部管道相关的一个内部操作序列200。其描述了如上文#4所述的在存储器阵列中在等于1个时钟周期的特定tRW时段执行的R/W操作对，其中读取和写入操作(包括所述对)分别通过一个读取管道和一个写入管道传播。在MBDP情况下，说明与两个内部管道(标记为“U管道”和“V管道”)相关的两个内部操作序列201和202。U管道序列201描绘了如上文#4所述的在存储器阵列中在等于2个时钟周期的特定tRW时段执行的R/W操作对，其中读取和写入操作(包括所述对)分别通过读取U管道和写入U管道传播。类似地，V管道序列202描述了如以上#4所述的在等于2个时钟周期的特定tRW时段在存储器阵列中执行的R/W操作对，其中，读取和写入操作(包括所述对)分别通过读取V管道和写入V管道传播。图3是示出符合与本文中的创新相关的一个或更多个方面的说明性SRAM配置的图，该SRAM配置包括每写入管道的M深度写入缓冲器。参见图3，示出MBDP情况下的读取地址输入路径300-302、写入地址输入路径310-312、以及写入数据输入路径320-323通过两个内部读取和写入管道(标记为“U管道”和“V管道”)至8存储体存储器阵列330的说明性框图。每个写入管道包括m深度写入缓冲器311至312和322至323，其在写入操作在存储器阵列中执行之前将与每个外部启动的写入操作相关的写入地址和写入数据储存2*m个时钟周期。写入缓冲本文中的各种创新性系统和方法可能需要写入缓冲，因为在每个R/W操作对内，写入从读取自定时(如以上#4所述)。并且，由于双管道架构的性质，每写入管道使用m深度写入缓冲器(m≥1)311至312和322至323(需要的特定深度取决于许多因素，超出本公开的范围)。因此，包括#4中描述的R/W对的与在周期“a”中启动的读取一起在内部执行的写入(在上述图2中，写入x与Read1一起执行，写入x+1与Read2一起执行等)并不是在周期“a”中启动的写入(这是如果没有写入缓冲的情况)，而是在周期“a-2*m”中启动的写入(因为每个写入管道具有m深度写入缓冲器)。应当注意的是，写入缓冲器深度影响读取启动时可以访问哪些存储体。具体地，当在周期“a”中启动读取时，其相比在周期“a-(1+2*m)”中启动的写入必须针对不同的存储体，因为这两种操作的内部执行将重叠。图4是示出符合与本文中的创新相关的一个或更多个方面的具有2深度写入缓冲器的双管道SRAM的说明性时序方面的代表性时序图。参见图4，示出与图2相关的每写入管道具有2深度写入缓冲器的说明性MBMP时序。因此，在周期“a”和“a+1”中来自U管道400和V管道401的在内部执行的每个R/W操作对包括来自周期“a”的读取操作和来自周期“a-2*2”＝“a-4”的写入操作。结合上述某些示例性实施方式，还应当注意的是，周期“a”中的读取相比周期“a-(1+2*2)”＝“a-5”中的写入必须针对不同的存储体，因为这两种操作在内部重叠。另外，根据所示的说明性实施方式中的一个或更多个，在周期“a”中的读取相比在周期“a-1”中的读取必须针对不同的存储体，因为这两种操作在内部重叠(略微)。保持相干性Quad-B2SRAM要求具有相干性；即，对特定地址的读取操作必须总是将最近写入的数据返回至所述特定地址。当不使用写入缓冲器时，相干性自动保持，因为在这种情况下读取和写入操作是采用与外部启动的次序相同的次序在内部执行的。然而，在本文使用写入缓冲器的实施方式中，当对与尚未在存储器阵列中执行的前一次写入操作相同的地址启动读取操作时，可以通过要求从写入缓冲器中获取读取数据而不是从存储器阵列中获取读取数据来保持相干性。以下事实进一步使在双管道架构中保持相干性复杂化：无论从哪个读取管道执行读取操作，必须针对尚未在存储器阵列中执行的所有写入操作检查读取地址；即，必须针对储存在两个写入管道中的写入缓冲器中的写入地址来检查读取地址。本文中的实施方式也可以包括与读取管道设计和时序要求相关的创新特征，例如，当每个写入管道使用m深度写入缓冲器时，可以实施单独且不同的2*m深度读取缓冲器，所述2*m深度读取缓冲器对两个写入管道中使用的m深度写入缓冲器的内容进行复制。这种实施方式可以采用各种形式，如：单个2*m深度读取缓冲器501(见图5)，用于由两个读取管道使用；或者复制的2*m深度读取缓冲器601和602(见图6)，每读取管道一个，如果其有助于优化读取管道的效率。此外，读取缓冲器内容可以在通过每个写入管道的写入传播过程中产生，并且由与每个读取管道相关的单独的相干性逻辑来检查(和读取)。以这种方式，不管写入数据存在于哪个写入管道中，每个读取管道都可以检查尚未通过任何一个写入管道的写入缓冲器来传播的任何写入数据的存在，以及如果存在则获取所述任何写入数据。图5是MBDP情况下从8存储体存储器阵列500通过两个内部读取管道(标记为“U管道”和“V管道”)的读取数据输出路径的说明性框图。参见图5，每个读取管道包括用于传播读取数据至输出引脚的3级输出流水线510至512和520至522。此外，两个读取管道使用单个2*m深度读取缓冲器501来保持相干性。此外，参照图5，描绘的代表性的实施方式示出在3级输出流水线510至512和520至522中的第一级510和520之后，读取缓冲器数据与来自存储器阵列500的读取数据一起被多路复用到读取路径中。这仅出于说明的目的。在符合本文的创新的其他实施方式中，例如，读取缓冲器数据可以在k级输出流水线的任何级之后被多路复用到读取路径中。下面的图6是MBDP情况下从8存储体存储器阵列600通过两个内部读取管道(标记为“U管道”和“V管道”)的读取数据输出路径的说明性框图。在所示的示例性实施方式中，每个读取管道包括用于传播读取数据至输出引脚的3级输出流水线610至612和620至622。此外，U读取管道专门使用一个2*m深度读取缓冲器602来保持相干性，V读取管道专门使用一个2*m深度读取缓冲器601来保持相干性。此外，参照图6，描绘的代表性实施方式示出，在3级输出流水线610至612和620至622的第一级610和620之后，读取缓冲器数据与来自存储器阵列600的读取数据一起被多路复用到读取路径中。这仅出于说明的目的。在符合本文的创新的其他实施方式中，例如，读取缓冲器数据可以在k级输出流水线的任何级之后被多路复用到读取路径中。另外，本文中的创新可以通过具有不同或不相干的部件(即，超出以上所列的特定电路或电路系统)的实施方式来实现。关于这样的其他部件(例如，电路系统、计算/处理部件等)和/或与本公开相关或体现本公开的计算机可读媒介，例如，本文的创新的方面可以根据若干通用或专用电路、计算系统或配置来实施。可以适用于本文的创新的各种示例性电路、计算系统、环境和/或配置可以包括但不限于诸如个人计算机、服务器或服务器计算设备中的各种电力相关或存储器相关的电路系统，如路由/连接部件、手持式或膝上型设备、多处理器系统、基于微处理器的系统、机顶盒、智能电话、消费电子设备、网络PC、其它现有的计算机平台、包括上述系统或设备的一个或更多个的分布式计算环境等。在一些实例中，本文的创新的方面可以通过例如包括结合电路系统执行的程序模块的逻辑和/或逻辑指令来实现。通常，程序模块可以包括执行特定任务或实现特定控制、延迟或指令的例程、程序、对象、部件、数据结构等。本发明也可以在电路系统通过通信总线、电路或链路连接的分布式电路设置的背景下实现。在分布式设置中，控制/指令可以涉及包括存储器储存设备的一个或两个本地和远程计算机储存媒介。本文中的创新电路和部件也可以包括和/或利用一种或更多种类型的计算机可读媒介。计算机可读媒介可以是存在于这种电路和/或计算部件上、与这种电路和/或计算部件关联或者可以被这种电路和/或计算部件访问的任何可用的媒介。作为实例并非限制，这种计算机可读媒介可以包括或涉及计算机储存媒介和通信媒介。计算机储存媒介包括以用于信息储存的诸如计算机可读指令、数据结构、程序模块或其他数据的信息的任何方法或技术实现的易失性和非易失性、可移除和不可移除的媒介。计算机存储媒介包括，但不限于，RAM、ROM、EEPROM、快闪存储器或其他的存储器技术、CD-ROM、数字多功能盘(DVD)或其他光储存装置、磁带、磁盘储存装置或其它磁储存设备、或可用来储存期望的信息并可由计算部件访问的任何其他媒介。通信媒介可以包括实现本文中的功能的计算机可读指令、数据结构、程序模块或其他数据。此外，通信媒介可包括诸如有线网络或直接线连接的有线媒介、和诸如声学、RF、红外线和其他无线媒介的无线媒介。上述的任何组合也被包括在计算机可读媒介的范围之内。在本说明书中，术语部件、模块、装置等可以表示可采用各种方式实施的任何类型的逻辑或功能电路、块和/或过程。例如，各种电路和/或块的功能可以彼此组合成任何其他数目的模块。每个模块甚至可以实现为储存在有形存储器(例如，随机存取存储器、只读存储器、CD-ROM存储器、硬盘驱动器)上的软件程序，以由中央处理单元读取以实现本文中的创新的功能。或者，这些模块可以包括传输至通用计算机或至处理/图像硬件的编程指令。此外，这些模块可以被实施为实现由本文的创新所包括的功能的其他硬件逻辑电路。最后，这些模块可以使用专用指令(SIMD指令)、现场可编程逻辑阵列或其任意组合来实施，其提供期望水平的性能和成本。如本文所公开的，符合本发明的实施方式和特征可以通过计算机硬件、软件和/或固件来实施。例如，本文所公开的系统和方法可以采用各种形式实现，包括例如与数据处理器的存储器相关，诸如在还包括数据库的计算机、数字电子电路、固件、软件或他们的组合。此外，尽管一些所公开的实施方式描述了诸如电路的部件，但是符合本文中的创新的系统和方法也可以使用硬件、软件和/或固件的任意组合来实施。此外，本文中的创新的上述特征以及其他方面和原理可以在各种环境中实施。这样的环境和相关应用可以特别地构造用于执行根据本发明的各种过程和操作，或者这样的环境和相关应用可以包括通过代码来选择性地激活或重新配置以提供必要功能的通用计算机或计算平台。本文所公开的过程并不固有地涉及任何特定计算机、网络、架构、环境或其他装置，并且可以由硬件、软件和/或固件的适当组合来实施。例如，各种通用机器可以与根据本发明的教导而编写的程序一起使用，或者可以更方便地构造专用装置或系统以执行所需的方法和技术。本文中描述的方法和系统的方面诸如逻辑可以被实施为编程到包括可编程逻辑装置(“PLD”)和基于标准单元的装置以及专用集成电路的各种电路的任意一种电路中的功能，所述可编程逻辑装置诸如现场可编程门阵列(“FPGA”)、可编程阵列逻辑(“PAL”)装置、电可编程逻辑和存储装置。实施这些方面的一些其他可能性包括：存储装置、具有存储器(如EEPROM)的微控制器、嵌入式微处理器、固件、软件等。此外，这些方面可以在具有基于软件的电路仿真、离散逻辑(顺序和组合)、定制装置、模糊(神经)逻辑、量子装置和以上装置类型的任意混合的微处理器中体现。底层装置技术可以采用各种部件类型来提供，例如，如同互补金属氧化物半导体(“CMOS”)的金属氧化物半导体场效应晶体管(“MOSFET”)技术、如同发射极耦合逻辑(“ECL”)的双极技术、聚合物技术(例如，硅共轭聚合物和金属共轭聚合物-金属结构)、以及混合模数等。还应当注意的是，本文中公开的各种电路、逻辑和/或功能就其行为、寄存器传送、逻辑部件和/或其他特性而言，可以使用硬件、固件和/或作为在各种机器可读或计算机可读媒介中实现的数据和/或指令的任何数目的组合而实现。可实施这种格式化数据和/或指令的计算机可读媒介包括但不限于各种形式的非易失性储存媒介(例如，光学、磁性或半导体储存媒介)以及可用于通过无线、光学或有线信令媒介或他们的任何组合来传输这种格式化数据和/或指令的其他机制。这种格式化数据和/或指令的传送实例包括但不限于在互联网和/或其他计算机网络上经由一种或更多种数据传输协议(例如，HTTP、FTP、SMTP等等)来传输(上传、下载、电子邮件等)。除非上下文明确要求，否则，在本说明书和权利要求书中，词“包括”、“包含”等将被解释为与排他或穷举的意义相对的包括在内的意义；也就是说，从“包括但不限于”的意义上来说。使用单数或复数的词也分别包括复数或单数。此外，词语“在本文中”、“在下文下”、“以上”、“以下”和类似意义的词涉及本申请的整体而非本申请的任何特定部分。当词“或”用于涉及两个或更多项的列出时，该词覆盖所有的以下解释：列出中的任意项、列出中的所有项、和列出中的这些项的任意组合。除了以上的SRAM和SRAM架构之外，本发明还包括符合本文中的特征和/或功能的制造SRAM装置的方法、产品(诸如SRAM或实施SRAM的产品)、以及通过制造这种装置的工艺而生产的产品等。作为实例并非限制，这种制造方法可以包括在涉及诸如p-mos和n-mos晶体管形成、多金属化层和/或局部互连等的方面的CMOS技术中已知的SRAM制造工艺。这里的各种示例性/主要工艺，例如，在美国专利号4,794,561、5,624,863、5,994,178、6,001,674、6,117,754、6,127,706、6,417,549、6,894,356和7,910,427以及美国专利申请公开号US2007/0287239A1的背景/公开中所列的，其通过引用合并于此。尽管本文中具体描述了本文中的创新的某些实施方式，但是对于本发明所属领域技术人员显然的是，在不脱离本公开的精神和范围的情况下，可以对本文中所示和描述的各种实施方式进行变化和修改。因此，本发明旨在仅由所附权利要求书和适用的法律条款所要求的程度来限制。