1.一种用于共源架构嵌入式闪存的字线驱动电路，包括：
行地址译码器，用于进行行地址译码；
电平位移电路，用于将该行地址译码器输出的高低电平转换为字线驱动电路工作电压下的高低电平；
第一缓冲器，用于隔离该电平位移电路与输出缓冲器；
输出缓冲器，连接行输出电源与负电源，以产生该嵌入式闪存所需的字线电压。
2.如权利要求1所述的一种用于共源架构嵌入式闪存的字线驱动电路，其特征在于：该输出缓冲器包括级联的一PMOS管PM0与一NMOS管NM0，该PMOS管PM0与NMOS管NM0的栅极连接该第一缓冲器的输出端，该PMOS管PM0的源极接该行输出电源，其衬底接该字线驱动电路工作电压，该NMOS管NM0的源极和衬底接该负电源，该PMOS管PM0与NMOS管NM0的漏极相连构成字线驱动电路的输出字线电压。
3.如权利要求2所述的一种用于共源架构嵌入式闪存的字线驱动电路，其特征在于：该电平位移电路的电源连接该字线驱动电路工作电压，其输出连接该第一缓冲器的输入。
4.如权利要求2所述的一种用于共源架构嵌入式闪存的字线驱动电路，其特征在于：在读操作时，经过该行地址译码器译码，被选择行的地址译码的输出为芯片工作电压vdd，非选择行的地址译码的输出为低/0V，设计使得此时的驱动电路工作电压、行输出电源均为电压vdd_rd，且负电源为0V，经过该电平位移电路实现电压vdd到电压vdd_rd的转换，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行的字线电压为vdd_rd，非选择行的字线电压为0V。
5.如权利要求4所述的一种用于共源架构嵌入式闪存的字线驱动电路，其特征在于：在擦除操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为芯片工作电压vdd，设计使得此时该字线驱动电路工作电压、行输出电源均为电压vdd，且负电源为0V，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行和非选择行的字线电压均为vdd。
6.如权利要求5所述的一种用于共源架构嵌入式闪存的字线驱动电路，其特征在于：在编程操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为0V，设计使得此时字线驱动电路工作电压为vdd，行输出电源为高阻，且负电源为负高压vneg，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后输出电压vdd，再经过该输出缓冲器驱动后输出负高压vneg，即被选择行和非选择行的字线WL电压均为负高压vneg，并且在设计时使得此时该输出缓冲器的PMOS管的源端为高阻，保证该输出缓冲器的PMOS管的源漏端的压差满足耐压要求。
7.一种用于共源架构嵌入式闪存的字线驱动方法，包括如下步骤：
步骤一，利用行地址译码器进行行地址译码；
步骤二，利用电平位移电路将该行地址译码器输出的高低电平转换为字线驱动电路工作电压下的高低电平；
步骤三，利用第一缓冲器将该电平位移电路的输出缓冲后输出至一输出缓冲器；
步骤四，利用该连接行输出电源与负电源的输出缓冲器产生该嵌入式闪存所需的字线电压。
8.如权利要求7所述的一种用于共源架构嵌入式闪存的字线驱动方法，其特征在于：在读操作时，经过该行地址译码器译码，被选择行的地址译码的输出为芯片工作电压vdd，非选择行的地址译码的输出为低/0V，设计使得此时的驱动电路工作电压、行输出电源均为电压vdd_rd，且负电源为0V，经过该电平位移电路实现电压vdd到电压vdd_rd的转换，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行的字线电压为vdd_rd，非选择行的字线电压为0V。
9.如权利要求8所述的一种用于共源架构嵌入式闪存的字线驱动方法，其特征在于：在擦除操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为芯片工作电压vdd，设计使得此时该字线驱动电路工作电压、行输出电源均为电压vdd，且负电源为0V，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后再经过该输出缓冲器驱动后，被选择行和非选择行的字线电压均为vdd。
10.如权利要求8所述的一种用于共源架构嵌入式闪存的字线驱动方法，其特征在于：在编程操作时，经过该行地址译码器译码，被选择行和非选择行的地址译码的输出均为0V，设计使得此时字线驱动电路工作电压为vdd，行输出电源为高阻，且负电源为负高压vneg，经过该电平位移电路后电平没有变化，经过该第一缓冲器缓冲后输出电压vdd，再经过该输出缓冲器驱动后输出负高压vneg，即被选择行和非选择行的字线WL电压均为负高压vneg，并且在设计时使得此时该输出缓冲器的PMOS管的源端为高阻，保证该输出缓冲器的PMOS管的源漏端的压差满足耐压要求。