存储器器件及其形成方法与流程

本发明的实施例涉及存储器器件及其形成方法。

背景技术：

在一些方法中，存储器阵列利用逻辑电路和边缘单元以将独立存储区连接至I/O电路。每个存储区均夹在两个边缘单元之间。每个逻辑电路均夹在两个邻近的存储区之间。由于这种布置，这种存储器阵列的电路面积太大。相应地，增加了存储器阵列中的位线的长度，并且因此增加了存储器阵列中的布线载荷。因此，降低了存储器阵列的性能。

技术实现要素：

本发明的实施例提供了一种存储器器件，包括：存储器阵列，包括第一带单元、第一子区和第二子区，其中，所述第一带单元布置在所述第一子区和所述第二子区之间；第一数据线，具有第一部分和第二部分，其中，所述第一数据线的所述第一部分与所述第一数据线的所述第二部分断开，并且所述第一数据线的所述第二部分配置为将所述第一子区耦合至第一输入/输出(I/O)电路；以及第二数据线，其中，所述第二数据线和所述第一数据线的第一部分配置为将所述第二子区耦合至所述第一输入/输出(I/O)电路。

本发明的另一实施例提供了一种存储器器件，包括：第一电源线，具有第一部分和第二部分，其中，所述第一电源线的所述第二部分配置为接收至少一种系统电压；第一行的存储器单元，布置在第一子区中，并且耦合至所述第一电源线的所述第二部分以接收所述至少一种系统电压；第一带单元，布置在所述第一电源线的所述第一部分和所述第一电源线的所述第二部分之间，以将所述第一电源线的所述第一部分和所述第一电源线的所述第二部分断开；第二电源线，耦合至所述第一电源线的所述第一部分，并且配置为接收所述至少一种系统电压；以及第二行的存储器单元，布置在第二子区中，并且耦合至所述第一电源线的所述第一部分。

本发明的又一实施例提供了一种形成存储器器件的方法，包括：通过第一数据线的第一部分和第二数据线，将存储在存储器阵列的第一子区的选择的存储器单元中的第一数据传送至输入/输出(I/O)电路，其中，通过所述存储器阵列的带单元将所述第一数据线的所述第一部分与所述第一数据线的第二部分断开，并且所述第一数据线的所述第二部分耦合至所述存储器阵列的第二子区和所述输入/输出(I/O)电路；以及使所述输入/输出(I/O)电路的读出放大器能够放大所述第一数据。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的一些实施例的器件的示意图；

图2是根据本发明的一些实施例的示出图1中的器件的操作的方法的流程图；

图3是根据本发明的一些实施例的施加在图1中的器件中的信号的波形的示意图；

图4A是根据本发明的一些其它实施例的器件的示意图；

图4B是根据本发明的一些其它实施例的图4A中的存储器阵列的电路图；

图5是根据本发明的一些实施例的器件的示意图；以及

图6是根据本发明的一些可选实施例的器件的示意图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

在本应用中使用的术语通常具有本领域中和使用每个术语的特定上下文中的它们的普通含义。在本应用中使用的实例(包括此处讨论的任何术语的实例)仅用于说明，并且不以任何方式限制本发明的范围和意义或任何示例性术语的范围和意义。同样地，本发明不限于本应用中给出的各个实施例。

虽然此处可以使用术语“第一”、“第二”等描述各个元件，但是这些元件不应由这些术语限制。这些术语用于区分一个元件与另一个元件。例如，在不背离本发明的范围的情况下，第一元件可以被称为第二元件，并且，类似地，第二元件可以被称为第一元件。如此处使用的，术语“和/或”包括一个或多个关联的列出项的任何和全部的组合。

现在参照图1。图1是根据本发明的一些实施例的器件100的示意图。在一些实施例中，器件100作为具有两个或多个存储区(用于说明，包括如图1所示的子区120和122)的存储器器件。

如图1示例性地示出的，器件100包括位线BL1、BLB1、BL2_1和BL2_2、存储器阵列110和输入/输出(I/O)电路160。为了便于理解，图1中示出了存储器阵列110的示意性布局的顶视图。在一些实施例中，存储器阵列110包括子区120和122，并且子区120和122的每个均包括与相应的字线相关的存储器单元的行。为了说明，子区120包括与相应的字线WL0相关的存储器单元120A的行，并且子区122包括与相应的字线WL1相关的存储器单元120B的行。

在一些实施例中，本发明中的术语“位线”配置为存储器阵列中的数据线。“位线”的各个配置均在本发明的预期的范围内。

为了简便，为了说明的目的，图1中仅示出了子区120中的一行存储器单元120A和一个相应的字线WL0，并且仅示出了子区122中的一行存储器单元120B和一个相应的字线WL1。每个子区120和122中的不同数目的字线和存储器单元的行均在本发明的预期的范围内。

在一些实施例中，存储器阵列110还包括带单元140。带单元140布置在存储器阵列110中的子区120和122之间。在一些实施例中，带单元140布置为将位线BL1和BLB1(两个均布置为横跨子区120和122)分隔开。

在一些实施例中，位线BL1和BLB1对应于存储器阵列110中的存储器单元(未示出)的列，并且与相同列的存储器单元协同操作。为了说明，位线BL1包括由带单元140分隔开的部分BL1_1和部分BL1_2，并且位线BLB1包括由带单元140分隔开的部分BLB1_1和部分BLB1_2。部分BL1_1和部分BLB1_1对应于子区120中的存储器单元(未示出)的列，并且与相同列的存储器单元协同操作。相应地，部分BL1_2和部分BLB1_2对应于子区122中的存储器单元(未示出)的列，并且与相同列的存储器单元协同操作。

在一些实施例中，位于存储器单元120A的行中的存储器单元(如图4B所示的存储器单元440)耦合至部分BL1_1和部分BLB1_1。利用部分BL1_1和部分BLB1_1将存储器单元120A的行中的存储器单元耦合至I/O电路160。相应地，位于子区120中的存储器单元120A的行中的存储器单元能够与I/O电路160协同操作。

在一些实施例中，位于存储器单元120B的行中的存储器单元(如图4B所示的存储器单元460)耦合至部分BL1_2和部分BLB1_2。利用部分BL1_2和部分BLB1_2将存储器单元120B的行中的存储器单元通过位线BL2_1和BL2_2耦合至I/O电路160。相应地，位于子区122中的存储器单元120B的行中的存储器单元能够与I/O电路160协同操作。

在一些实施例中，本发明中的术语“存储器单元”或“选择的存储器单元”配置为图4B中示出的存储器单元440或460。“存储器单元”或“选择的存储器单元”的各个配置均在本发明的预期的范围内。

在一些实施例中，如图1示出的，位线BL2_1布置在带单元140之上，并且位线BL2_2布置在带单元140之上。位线BL2_1耦合至部分BL1_2和I/O电路160。位线BL2_2耦合至部分BLB1_2和I/O电路160。根据BL2_1和BL2_2的布置，存储器单元120B的行中的存储器单元通过部分BL1_2和位线BL2_1耦合至I/O电路160，并且也通过部分BLB1_2和位线BL2_2耦合至I/O电路160。相应地，位于子区122中的存储器单元120B的行中的存储器单元能够与I/O电路160协同操作。实际上，I/O电路160由两个子区120和122共有。

在一些实施例中，位线BL1、BLB1、BL2_1和BL2_2用金属线实现。为了说明，位线BL1和BLB1用在金属一(M1)层中形成的第一金属线实现，并且位线BL2_1和BL2_2用在金属二(M2)层中形成的第二金属线实现。在一些实施例中，在M1层之上形成M2层。

如上所述，给出的位线BL1、BLB1、BL2_1和BL2_2的实施方式用于说明的目的。位线BL1、BLB1、BL2_1和BL2_2的各种实施方式均在本发明的预期的范围内。

在一些实施例中，带单元140用子区120和122中的存储器单元的虚拟电路实现。在一些其它实施例中，带单元140用电路实现，而不是存储器单元的电路。在可选实施例中，带单元140用掺杂的区域和/或其它半导体结构实现。

给出的带单元140的实施方式用于说明的目的。带单元140的各种实施方式均在本发明的预期的范围内。

在一些实施例中，以自上而下的顺序，部分BL1_1和部分BLB1_1布置在与位线BL2_1和BL2_2布置的层分隔开的层中。在一些其它实施例中，部分BL1_2和部分BLB1_2布置在与位线BL2_1和BL2_2布置的层分隔开的层中。为了说明，如上所述，带单元140用子区120和122中的存储器单元的虚拟电路实现。在这种配置中，部分BL1_1和部分BLB1_1布置在与虚拟电路的结构和/或层分隔开的层中，并且位线BL2_1和BL2_2布置在与虚拟电路的结构和/或层分隔开的层中。在一些实施例中，部分BL1_1与部分BL1_2断开，并且部分BLB1_1与部分BLB1_2断开。

如上所述，给出的带单元140和部分BL1_1、BL1_2、BLB1_1和BLB1_2的布置仅用于说明的目的。带单元140和部分BL1_1、BL1_2、BLB1_1和BLB1_2的各种布置均在本发明的预期的范围内。

在一些方法中，对于存储器阵列，边缘单元是必需的并且布置在单独的独立存储区中，并且位于存储区外侧的逻辑电路是必需的并且布置为通过其中的边缘单元将存储区彼此连接。因此，增加了存储器阵列的电路尺寸和成本。

与这种方法相比，本发明中的器件100的存储器阵列110包括用于将存储器阵列110中的子区120和122分隔开的带单元140。此外，用于存储器阵列110中的不同的子区120和122的位线BL1、BLB1、BL2_1和BL2_2如以上讨论的配置，以与相同的I/O电路160协同操作，而没有外部逻辑电路和边缘单元。在相关方法中没有使用外部逻辑电路和边缘单元，减小了器件100的电路尺寸和成本。

此外，由于带单元140的布置，位线BL1和BLB1(包括部分BL1_1、BL1_2、BLB1_1和BLB1_2)均布置在单独的段中。实际上，与具有全长的位线BL1相比，部分BL1_1、BL1_2、BLB1_1和BLB1_2的长度减小。在一些实施例中，当位线的长度减小时，位线的布线载荷减小。因此，由于部分BL1_1、BL1_2、BLB1_1和BLB1_2的减小的长度，减小了数据从子区120和/或子区122传送至I/O电路160的延迟时间，并且也减小了位线BL1、BLB1、BL2和BLB2的预充电的延迟时间。因此，改进了实施器件100的读取和/或写入操作的效率。

在一些实施例中，存储器单元120A的行和存储器单元120B的行的每个均具有沿着位线BL1的纵向的宽度D1，并且带单元140具有沿着位线BL1的纵向的宽度D2。为了说明，带单元140的宽度D2大于宽度D1。在一些实施例中，带单元140的宽度D2小于或等于两倍的宽度D1。在一些进一步实施例中，带单元140的宽度D2小于或等于约四倍的多晶硅间距。在一些实施例中，多晶硅间距是多晶硅层(未示出)之间的预定的最小距离。在一些进一步实施例中，预定的最小距离限定在涉及器件100的技术文件中。

在一些实施例中，存储器单元120A和120B的行用非易失性存储器单元实现。在一些实施例中，非易失性存储器单元包括静态随机存取存储器(SRAM)单元。例如，在一些实施例中，非易失性存储器单元包括六晶体管(6T)单元。在进一步实施例中，非易失性存储器单元包括电阻随机存取存储器(RRAM)单元。在一些其它实施例中，非易失性存储器器件包括磁隧道结(MTJ)单元。给出的存储器单元120A和120B的行的实施方式用于说明的目的。存储器单元120A和120B的行的各种实施方式均在本发明的预期的范围内。

在一些实施例中，I/O电路160包括开关电路162、读出放大器164和数据驱动器166。如图1所示，读出放大器164耦合在开关电路162和数据驱动器166之间。

为了说明，开关电路162耦合至部分BL1_1、部分BLB1_1以及位线BL2_1和BL2_2。在一些实施例中，开关电路162配置为从子区120和122中的存储器单元的行中选择一个存储器单元，以实施读取操作和/或写入操作。在进一步实施例中，在读取操作和/或写入操作期间，开关电路162配置为向与相应的选择的存储器单元相关的部分BL1_1和部分BLB1_1充电，或向与相应的选择的存储器单元相关的位线BL2_1和BL2_2充电。

在一些实施例中，读出放大器164配置为根据使能信号EN放大从选择的存储器单元传送的数据。读出放大器164放大了电压差、指示数据位(与相应的选择的存储器单元相关的部分BL1_1和部分BLB1_1之间或与相应的选择的存储器单元相关的位线BL2_1和BL2_2之间)。相应地，放大的数据能够由数据驱动器166正确地读取。

在一些实施例中，对于读取操作，数据驱动器166进一步配置为锁存从读出放大器164传送的放大的数据。在一些实施例中，对于写入操作，数据驱动器166配置为将数据通过部分BL1_1和部分BLB1_1或通过位线BL2_1和BL2_2传送至相应的选择的存储器单元。

给出的I/O电路160的配置用于示出的目的。I/O电路160的各个配置均在本发明的预期的范围内。

以下段落描述了涉及器件100的实施例以说明其功能和应用。然而，本发明不限于以下实施例。能够实现图1的器件100的功能和操作的各种布置均在本发明的预期的范围内。

图2是根据本发明的一些实施例的示出图1中的器件100的操作的方法200的流程图。图3是根据本发明的一些实施例的施加在图1的器件100中的信号的波形的示意图。为了便于理解，参照如1和图3描述方法200的操作。

在一些实施例中，方法200包括将在以下描述的操作S210-S270。操作S210、S220、S230和S240对应于读取操作。操作S250、S260和S280对应于写入操作。

对于读取操作，在操作S210中，激活字线WL1，并且开关电路162选择存储器单元120B的行的一个存储器单元(未示出)，以实施读取操作。用于说明的目的，并且为了简单，以下仅参照图1至图3描述了子区122中的存储器单元120B的行的选择的存储器单元。各个选择的存储器单元均在本发明的预期的范围内。

在操作S220中，通过部分BL1_2和位线BL2_1并且通过部分BLB1_2和位线BL2_2，将存储在子区122中的选择的存储器单元中的数据传送至读出放大器164。

在操作S230中，读出放大器164根据使能信号EN放大了接收的数据。为了说明，使读出放大器164能够通过使能信号EN启用，并且响应于使能信号EN放大接收的数据信号。

为了说明，如图3所示，在时间T1时，图1中的字线WL1的电压电平增大，并且断言字线WL1具有脉冲P1。响应于脉冲P1，在时间T1时激活字线WL1，以实施读取操作。相应地，在时间T1时，由开关电路162选择子区122中的存储器单元120B的行的一个存储器单元(未示出)。

在时间T1和时间T2之间的时间间隔期间，部分BL1_2和位线BL2_1的电压电平持续地减小，并且部分BLB1_2和位线BL2_2的电压电平保持在预定的电压电平PRE。在一些实施例中，在时间T1和时间T2之间的时间间隔期间，例如，显示逻辑值0的数据从选择的存储器单元传送至读出放大器164。

在时间T2时，断言使能信号EN具有脉冲P2。如上所述，响应于具有脉冲P2的使能信号EN，使读出放大器164能够放大接收的数据，以完成读取操作。在那时，没有选择子区120中的存储器单元，并且因此，部分BL1_1和BLB1_1的电压电平保持固定。

对于图3的说明，如图3示出的，在时间T2和时间T3之间的时间间隔期间，部分BL1_2和位线BL2_1的电压电平进一步持续地减小，而部分BLB1_2和位线BL2_2的电压电平保持在预定的电压电平PRE。

继续参照图2，在操作S240中，开关电路162向位线BL1的部分BL1_2和位线BL2_1(均与选择的存储器单元相关)充电，至预定的电压电平PRE。

对于图3的说明，在时间T3和时间T4之间的时间间隔期间，位线BL1的部分BL1_2和位线BL2_1由开关电路162充电。相应地，位线BL1的部分BL1_2和位线BL2_1的电压电平持续地增大。

在时间T4时，位线BL1的部分BL1_2和位线BL2_1的电压电平充电至预定的电压电平PRE。当部分BL1_2和位线BL2_1具有预定的电压电平PRE时，相应地，子区122能够实施随后的操作。

继续参照图2，对于写入操作，在操作S250中，激活字线WL1，并且开关电路162选择存储器单元120B的行的一个存储器单元，以实施写入操作。

在操作S260中，通过部分BL1_2和位线BL2_1并且通过部分BLB1_2和位线BL2_2，数据驱动器166将数据传送至子区122中的选择的存储器单元。

在操作S270中，在将数据写入至选择的存储器单元之后，开关电路162向部分BL1_2、部分BLB1_2和位线BL2_1和BL2_2(均耦合至选择的存储器单元)充电，至预定的电压电平PRE。

对于图3的说明，在时间T5时，断言图1中的字线WL1的电压电平具有脉冲P3。响应于脉冲P3，激活字线WL1以实施写入操作。相应地，在时间T5和时间T6之间的时间间隔期间，由开关电路162选择子区122中的一个存储器单元(未示出)。之后，通过位线BL2_1和位线BL2_2并且通过部分BL1_2和部分BLB1_2，将显示逻辑值0的数据从图1中的数据驱动器166传送至子区122中的选择的存储器单元。相应地，在时间T5时，部分BL1_2和位线BL2_1(均耦合至选择的存储器单元)的电压电平减小。部分BLB1_2和位线BL2_1的电压电平保持在预定的电压电平PRE处。由于没有选择子区120中的存储器单元，因此部分BL1_1和BLB1_1的电压电平保持固定。在将数据写入至选择的存储器单元之后，在时间T7和时间T8之间的时间间隔期间，通过图1中的开关电路162将部分BL1_2和位线BL2_1(均耦合至选择的存储器单元)的电压电平充电至预定的电压PRE。因此，子区122准备好实施随后的操作。

之上的描述包括示例性操作，但是方法200的操作不必要以描述的顺序实施。根据本发明的各个实施例的精神和范围，能够改变方法300中公开的操作的顺序，或能够适当地同时或部分地同时执行该操作。

现在参照图4A，图4A是根据本发明的一些其它实施例的器件400的示意图。

与图1中的器件100相比，图4A中的器件400包括存储器阵列410，并且进一步包括电源线PL1、电源线PL2和电源控制模块420。为了便于说明，图4A中示出了存储器阵列410的示意性布局的顶视图。对于图4A中示出的，存储器阵列410包括对应于图1中的存储器阵列110的相同的元件。参照图1的实施例，为了便于理解，用相同的参考标号指定图4A中相同的元件。

如图4A示例性示出的，电源线PL1包括由带单元140分隔开的部分PL1_1和部分PL1_2。换句话说，电源线PL1的部分PL1_1与电源线PL1的部分PL1_2断开。

为了说明，电源线PL1的部分PL1_1耦合在存储器单元120A的行中的一个存储器单元(未示出)和电源控制模块420之间。电源线PL1的部分PL1_2耦合至存储器单元120B的行中的一个存储器单元(未示出)和电源线PL2。电源线PL2耦合至电源控制模块420。

在一些实施例中，部分PL1_1布置在与电源线PL2布置的层分隔开的层中。在一些其它实施例中，部分PL1_2布置在与电源线PL2布置的层分隔开的层中。例如，如上所述，带140能够用存储器单元的虚拟电路实现。在这种配置中，部分PL1_1和部分PL1_2能够布置在与虚拟电路的结构和/或层分隔开的的层中，并且电源线PL2能够布置在与虚拟电路的结构和/或层分隔开的层中。在一些实施例中，部分PL1_1与部分PL1_2断开。

给出的带单元140和部分PL1_1以及PL1_2和电源线PL2的布置仅用于说明的目的。带单元140和部分PL1_1以及PL1_2和电源线PL2的各种布置均在本发明的预期的范围内。

在一些实施例中，电源线PL1和电源线PL2用金属线实现。为了说明，电源线PL1用在金属三(M3)层中形成的第三金属线实现。电源线PL2用在金属四(M4)层中形成的第四金属线实现。在一些实施例中，在M3层之上形成M4层。

给出的电源线PL1和电源线PL2的实施方式用于说明的目的。电源线PL1和电源线PL2的各种实施方式均在本发明的预期的范围内。

在一些实施例中，电源控制模块420包括具有数字控制器的电源转换器。在一些其它实施例中，电源控制模块420用低压降(LDO)稳压器实现。给出的电源控制模块420的实施方式用于说明的目的。电源控制模块420的各种实施方式均在本发明的预期的范围内。

在一些实施例中，电源控制模块420配置为对子区120中的存储器单元和子区122中的存储器单元供应至少一种系统电压(未示出)。在一些实施例中，至少一种系统电压是偏置电压、接地电压、预充电电压等。对于图4A的说明，通过电源线PL1的部分PL1_1，电源控制模块420将至少一种系统电压传送至子区120中的存储器单元120A的行。通过电源线PL2和电源线PL1的部分PL1_2，电源控制模块420将至少一种系统电压传送至子区122中的存储器单元120B的行。

由于这种配置，每个子区120和122的电源均能够由电源控制模块420单独管理。例如，当子区120中的存储器单元进入至数据保持模式或待机模式时，功率控制模块420能够停止向子区120供应至少一种系统电压，或降低子区120的至少一种系统电压。因此，能够减小未选择的子区120的泄漏电流。因此，节省了器件400的有功功耗。

为了便于理解，图4A中的器件400仅示出了两个电源线。电源线的各个数量均在本发明的预期的范围内。此外，用两个子区120和122描述了以上示出的实施例。子区的各个数量均能够施加至图1中的器件100和图4A中的器件400。

现在参照图4B。图4B是根据本发明的一些实施例的图4A中的存储器阵列410的电路图。为了便于理解，相对于图4A的实施例，用相同的参考标号指定图4B中的相同的元件。

如上所述，在一些实施例中，存储器单元120A和120B的行包括6T单元。对于图4B的说明，存储器单元120A的行包括存储器单元440。存储器单元440包括开关T1、开关T2以及逆变器442和444。逆变器442和444彼此交叉耦合，以用作锁存器。

为了说明，逆变器442的输入端耦合至逆变器444的输出端。逆变器442的输出端耦合至逆变器444的输入端。逆变器442和444配置为由系统电压(通过图4A中的电源线PL1的部分PL1_1从电源控制模块420提供)偏置。开关T1耦合在图4A的部分BL1_1和逆变器442的输入端之间。开关T2耦合在图4A中的部分BLB1_1和逆变器444的输入端之间。开关T1-T2耦合至图4A中的字线WL0，并且当激活字线WL0时导通。

更多地，对于图4B的说明，存储器单元120B的行包括存储器单元460。存储器单元460包括开关T3、开关T4和逆变器462和464。

为了说明，逆变器462的输入端耦合至逆变器464的输出端。逆变器462的输出端耦合至逆变器464的输入端。逆变器462和464配置为由系统电压(通过图4A中的电源线PL1的部分PL1_2和图4A中的电源线PL2从图4A中的电源控制模块420提供)偏置。开关T3耦合在图4A中的部分BL1_2和逆变器462的输入端之间。开关T4耦合在图4A中的部分BLB1_2和逆变器464的输入端之间。开关T3-T4耦合至图4A中的字线WL1，并且当激活字线WL1时导通。

如上所述，在一些实施例中，带单元140用子区120和122的虚拟电路实现。对于图4B的说明，带单元140包括虚拟电路480和482。虚拟电路480和482的电路配置与存储器单元440和460的电路配置相同。为了说明，虚拟电路480和482的每个均用6T单元实现。虚拟电路480和482与部分BL1_1、BL1_2、BLB1_1、BLB1_2以及电源线PL1的部分PL1_1和PL1_2断开。

为了便于说明，用两个子区120和122描述上述实施例。在各个实施例中，两个或更多子区(能够被图1中的器件100或图4A中的器件400采用的)均在本发明的预期的范围内。

现在参照图5。图5是根据本发明的一些实施例的器件500的示意图。为了便于理解，相对于图1的实施例，用相同的参考标号指定图5中相同的元件。为了便于理解，图5中示出了存储器阵列510的示意性布局的顶视图。为了在图5中说明，存储器阵列510包括对应于图1中的存储器阵列110的相同的元件。为了便于理解，相对于图1的实施例，用相同的参考标号指定图5中相同的元件。

为了说明，与图1中的器件100相比，器件500还包括位线BL3_1和BL3_2。图5中的存储器阵列510还包括子区524和带单元540。子区524包括与相应的字线WL2相关的存储器单元520C的行。

带单元540布置在子区524和子区122之间。在一些实施例中。带单元540布置为进一步将位线BL1和BLB1(两个均布置为横跨子区120、122)分隔开。在一些实施例中，带单元540的实施方式与如上所述的图1中的带单元140的实施方式类似。

在图5示出的实施例中，位线BL1包括部分BL1_1、部分BL1_2和BL1_3，其中，部分BL1_2和部分BL1_3由带单元540分隔开。在图5示出的实施例中，位线BLB1包括部分BLB1_1、部分BLB1_2和部分BLB1_3，其中，部分BLB1_2和部分BLB1_3由带单元540分隔开。部分BL1_3和部分BLB1_3对应于存储器阵列510中的存储器单元(未示出)的列，并且与相同列的存储器单元协同操作。

在一些实施例中，位于存储器单元520C的行中的存储器单元(例如，图4B中所示的存储器单元440)耦合至部分BL1_3和BLB1_3。通过位线BL3_1和BLB3_3，利用BL1_3和BLB1_3以将存储器单元520C的行中的存储器单元耦合至I/O电路160。相应地，位于子区524中的存储器单元520C的行中的存储器单元能够与I/O电路160协同操作。根据位线BL3_1和BL3_2的布置，位于存储器单元520C的行中的存储器单元(未示出)能够与I/O电路160协同操作。相应地，I/O电路160由子区120、122和524共有。由于这种类似，因此各个数量的子区能够合并为单个存储器阵列。

在一些实施例中，以自上而下的顺序，部分BL1_3和部分BLB1_3布置在与位线BL3_1和BL3_2布置的层分隔开的层中。在一些其它实施例中，部分BL1_2和部分BLB1_2布置在与位线BL3_1和BL3_2布置的层分隔开的层中。例如，在一些实施例中，类似于图1中的带单元140，带单元540也能够用存储器单元的虚拟电路实现。在这种配置中，部分BL1_3和部分BLB1_3能够布置在与虚拟电路的结构和/或层分隔开的层中，并且位线BL3_1和BL3_2能够布置在与虚拟电路的结构和/或层分隔开的层中。根据图5中示出的布置，通过带单元140和150，部分BL1_1、部分BL1_2和部分BL1_3彼此断开。通过带单元140和150，部分BLB1_1、部分BLB1_2和部分BLB1_3彼此断开。

在一些实施例中，位线BL1、位线BL2_1和BL2_2以及位线BL3_1和BL3_2用不同金属线实现。为了说明，如上所述，位线BL3_1和BL3_2用在M3层中形成的金属线实现。在一些实施例中，M3层布置在带单元140和带单元540之上。给出的位线BL3_1和BL3_2的实施方式用于说明的目的。位线BL3_1和BL3_2的各种实施方式均在本发明的预期的范围内。

现在参照图6。图6是根据本发明的一些可选实施例的器件600的示意图。为了便于理解，图6中示出了存储器阵列610的示意性布局的顶视图。对于图6的说明，存储器阵列610包括对应于图1中的存储器阵列110的相同的元件。为了便于说明，相对于图1的实施例，用相同的参考标号指定相同的元件。

与图1中的器件100相比，图6中的器件600还包括存储器阵列610、位线BL3_1和BL3_2以及I/O电路660。存储器阵列610还包括子区620和622。子区620包括与相应的字线WL2相关的存储器单元620C的行。子区622包括与相应的字线WL3相关的存储器单元620D的行。

在一些实施例中，存储器阵列610还包括带单元640和带单元642。为了说明，带单元640布置为将位线BL1和BLB1(两个均布置为横跨子区620和子区122)分隔开。带单元642布置为将位线BL1和BLB1(两个均布置为横跨子区620和子区622)分隔开。如上所述，在一些实施例中，带单元640和642的实施方式与图1中的带单元140的实施方式类似。

在图6示出的实施例中，位线BL1和BLB1对应于存储器阵列610的存储器单元(未示出)的列，并且与相同列的存储器单元协同操作。为了说明，位线BL1包括部分BL1_1、BL1_2、BL1_3和BL1_4。部分BL1_2和部分BL1_3由带单元640分隔开。部分BL1_3和部分BL1_4由带单元642分隔开。位线BLB1包括部分BLB1_1、BLB1_2、BLB1_3和BLB1_4。部分BLB1_2和部分BLB1_3由带单元640分隔开。部分BLB1_3和部分BLB1_4由带单元642分隔开。部分BL1_3和部分BLB1_3对应于子区620中的存储器单元(未示出)的列，并且与相同列的存储器单元协同操作。相应地，部分BL1_4和部分BLB1_4对应于子区622中的存储器单元(未示出)的列，并且与相同列的存储器单元协同操作。在一些实施例中，以自上而下的顺序，部分BL1_3和部分BLB1_3布置在与位线BL3_1和BL3_2布置的层分隔开的层中。在一些其它实施例中，部分BL1_4和部分BLB1_4布置在与位线BL3_1和BL3_2布置的层分隔开的层中。为了说明，类似于图1中的带单元140，带单元640用存储器单元的虚拟电路实现。部分BL1_3、BLB1_3、BL1_4和BLB1_4能够布置在与虚拟电路的结构和/或层分隔开的层中，并且位线BL3_1和BL3_2布置在与虚拟电路的结构和/或层分隔开的层中。根据图6中示出的布置，通过带单元140、640和642，部分BL1_1至BL1_4彼此断开。通过带单元140、640和642，部分BLB1_1至BLB1_4彼此断开。

如上所述，给出的部分BL1_3、BLB1_3、BL1_4、BLB1_4、BL1_3和BLB1_3以及位线BL3_1和BL3_2的布置仅用于说明的目的。如上所述部分的各种布置均在本发明的预期的范围内。

在一些实施例中，位于存储器单元620C的行中的存储器单元(例如，图4B中所示的存储器单元440)耦合至部分BL1_3和BLB1_3。通过位线BL3_1和BLB3_2，利用部分BL1_3和BLB1_3以将存储器单元620C的行中的存储器单元耦合至I/O电路660。相应地，位于子区620中的存储器单元620C的行中的存储器单元能够与I/O电路660协同操作。

在一些实施例中，位于存储器单元620D的行中的存储器单元(例如，图4B中所示的存储器单元440)耦合至部分BL1_4和BLB1_4。利用部分BL1_4和BLB1_4以将位于存储器单元620D的行中的存储器单元耦合至I/O电路660。相应地，位于子区640中的存储器单元620D的行中的存储器单元能够与I/O电路660协同操作。

I/O电路660的功能和实施方式类似于图1中示出的I/O电路160。因此，此处没有给出详细的描述。

如上所述，在一些实施例中，位线BL1、BLB1、BL2_1、BL2_2、BL3_1和BL3_2用不同的金属线实现。如上所述，为了说明，位线BL1和BLB1用在M1层中形成的第一金属线实现。如上所述，位线BL2_1、BL2_2、BL3_1和BL3_2用在M2层中形成的第二金属线实现。在一些实施例中，在M1层之上形成M2层。

在一些进一步实施例中，类似于以上图4A中示出的实施例，带单元640进一步配置为将电源线(未示出)分隔成多个部分。电源线的布置与图4A中示出的实施例类似。因此，此处没有给出重复的描述。由于这种布置，每个子区120、122、640和642的电源能够由图4A中的电源控制模块420单独管理。如上所述，由于这种电源管理，能够节约器件600的有功功耗。

如上所述，本发明中提供的器件能够减小位线的布线载荷。相应地，例如，能够减小包括额外时间延迟的时间影响。因此，改进了采用这种布置的存储器阵列的性能。

在这个文件中，术语“耦合”也可以称为“电耦合”，并且术语“连接”也可以称为“电连接”。“耦合”和“连接”也用于显示两个或多个元件彼此合作或相互作用。

在一些实施例中，器件包括存储器阵列、第一数据线和第二数据线。存储器阵列包括第一带单元、第一子区和第二子区，其中，第一带单元布置在第一子区和第二子区之间。第一数据线具有第一部分和第二部分，其中，第一数据线的第一部分与第一数据线的第二部分断开，并且第一数据线的第二部分配置为将第一子区耦合至第一输入/输出(I/O)电路。第二数据线和第一数据线的第一部分配置为将第二子区耦合至第一I/O电路。

在上述器件中，其中，所述第二数据线和所述第一数据线用不同的金属线实现。

在上述器件中，其中，所述第一数据线耦合至所述第一子区中的第一行的存储器单元，并且所述第二数据线耦合至所述第二子区中的第二行的存储器单元。

在上述器件中，其中，所述第一数据线耦合至所述第一子区中的第一行的存储器单元，并且所述第二数据线耦合至所述第二子区中的第二行的存储器单元，所述器件还包括：第一电源线，包括第一部分和第二部分，其中，所述第一电源线的所述第一部分耦合在所述第一行的存储器单元和电源控制模块之间，所述第一电源线的所述第二部分耦合至所述第二行的存储器单元，并且通过所述第一带单元将所述第一电源线的所述第一部分与所述第一电源线的所述第二部分断开；以及第二电源线，耦合在所述第一电源线的所述第二部分和所述电源控制模块之间。

在上述器件中，其中，所述第一数据线耦合至所述第一子区中的第一行的存储器单元，并且所述第二数据线耦合至所述第二子区中的第二行的存储器单元，所述第二电源线和所述第一电源线用不同的金属线实现。

在上述器件中，其中，所述第一数据线耦合至所述第一子区中的第一行的存储器单元，并且所述第二数据线耦合至所述第二子区中的第二行的存储器单元，所述第一行的存储器单元和所述第二行的存储器单元具有第一宽度，并且所述第一带单元的宽度小于或等于所述第一宽度的两倍。

在上述器件中，其中，所述第一带单元的宽度小于或等于多晶硅间距的四倍。

在上述器件中，其中，所述存储器阵列还包括第三子区，所述第一数据线还包括第三部分，所述第一数据线的所述第三部分配置为将所述第三子区耦合至所述第一输入/输出(I/O)电路，并且所述器件还包括：第二带单元，布置在所述第一数据线的所述第三部分和所述第一数据线的所述第二部分之间，以将所述第一数据线的所述第三部分和所述第一数据线的所述第二部分断开；以及第三数据线，耦合在所述第一输入/输出(I/O)电路和所述第一数据线的所述第三部分之间。

在上述器件中，其中，所述存储器阵列还包括第三子区和第四子区，所述第一数据线还包括第三部分和第四部分，所述第一数据线的所述第三部分耦合至所述第三子区，所述第一数据线的所述第四部分配置为将所述第四子区耦合至第二输入/输出(I/O)电路，并且所述器件还包括：第二带单元，布置在所述第一数据线的所述第三部分和所述第一数据线的所述第二部分之间，以将所述第一数据线的所述第三部分和所述第一数据线的所述第二部分断开；第三带单元，布置在所述第一数据线的所述第四部分和所述第一数据线的所述第三部分之间，以将所述第一数据线的所述第四部分和所述第一数据线的所述第三部分断开；以及第三数据线，耦合在所述第二输入/输出(I/O)电路和所述第一数据线的所述第三部分之间。

也公开了包括第一电源线、第一行的存储器单元、第一带单元、第二电源线和第二行的存储器单元的器件。第一电源线具有第一部分和第二部分，其中，第一电源线的第二部分配置为接收至少一种系统电压。第一行的存储器单元耦合至第一电源线的第二部分以接收至少一种系统电压。第一带单元布置在第一电源线的第一部分和第一电源线的第二部分之间，以将第一电源线的第一部分与第一电源线的第二部分断开。第二电源线耦合至第一电源线的第一部分，并且配置为接收至少一种系统电压。第二行的存储器单元耦合至第一电源线的第一部分以接收至少一种系统电压。

在上述器件中，还包括：第一数据线，具有第一部分和第二部分，其中，所述第一数据线的所述第一部分耦合至所述第二行的存储器单元中的存储器单元，所述第一数据线的所述第二部分耦合至第一输入/输出(I/O)电路和所述第一行的存储器单元中的存储器单元，并且通过所述第一带单元将所述第一数据线的所述第一部分与所述第一数据线的所述第二部分断开；以及第二数据线，耦合在所述第一数据线的所述第一部分和所述第一输入/输出(I/O)电路之间。

在上述器件中，还包括：第一数据线，具有第一部分和第二部分，其中，所述第一数据线的所述第一部分耦合至所述第二行的存储器单元中的存储器单元，所述第一数据线的所述第二部分耦合至第一输入/输出(I/O)电路和所述第一行的存储器单元中的存储器单元，并且通过所述第一带单元将所述第一数据线的所述第一部分与所述第一数据线的所述第二部分断开；以及第二数据线，耦合在所述第一数据线的所述第一部分和所述第一输入/输出(I/O)电路之间，其中，所述第一数据线、所述第二数据线、所述第一电源线和所述第二电源线用不同的金属线实现。

在上述器件中，所述第一行的存储器单元和所述第二行的存储器单元具有第一宽度，并且所述第一带单元的宽度小于或等于所述第一宽度的两倍。

在上述器件中，其中，所述第一带单元的宽度小于或等于多晶硅间距的4倍。

在上述器件中，还包括：第一数据线，具有第一部分和第二部分，其中，所述第一数据线的所述第一部分耦合至所述第二行的存储器单元中的存储器单元，所述第一数据线的所述第二部分耦合至第一输入/输出(I/O)电路和所述第一行的存储器单元中的存储器单元，并且通过所述第一带单元将所述第一数据线的所述第一部分与所述第一数据线的所述第二部分断开；以及第二数据线，耦合在所述第一数据线的所述第一部分和所述第一输入/输出(I/O)电路之间，其中，所述第一数据线还包括第三部分，所述第一数据线的所述第三部分耦合至第三子区，并且所述器件还包括：第二带单元，布置在所述第一数据线的所述第三部分和所述第一数据线的所述第二部分之间，以将所述第一数据线的所述第三部分和所述第一数据线的所述第二部分断开；以及第三数据线，耦合在所述第一输入/输出(I/O)电路和所述第一数据线的所述第三部分之间。

在上述器件中，还包括：第一数据线，具有第一部分和第二部分，其中，所述第一数据线的所述第一部分耦合至所述第二行的存储器单元中的存储器单元，所述第一数据线的所述第二部分耦合至第一输入/输出(I/O)电路和所述第一行的存储器单元中的存储器单元，并且通过所述第一带单元将所述第一数据线的所述第一部分与所述第一数据线的所述第二部分断开；以及第二数据线，耦合在所述第一数据线的所述第一部分和所述第一输入/输出(I/O)电路之间，其中，所述第一数据线还包括第三部分和第四部分，所述第一数据线的所述第三部分耦合第三子区，所述第一数据线的所述第四部分配置为将第四子区耦合至第二输入/输出(I/O)电路，并且所述器件还包括：第二带单元，布置在所述第一数据线的所述第三部分和所述第一数据线的所述第二部分之间，以将所述第一数据线的所述第三部分与所述第一数据线的所述第二部分断开；第三带单元，布置在所述第一数据线的所述第四部分和所述第一数据线的所述第三部分之间，以将所述第一数据线的所述第四部分与所述第一数据线的所述第三部分断开；以及第三数据线，耦合在所述第二输入/输出(I/O)电路和所述第一数据线的所述第三部分之间。

也公开了包括以下操作的方法。通过第一数据线的第一部分和第二数据线，将存储在存储器阵列的第一子区的选择的存储器单元中的第一数据传送至输入/输出(I/O)电路。通过存储器单元的带单元将第一数据线的第一部分与第一数据线的第二部分断开，并且第一数据线的第二部分耦合至存储器阵列的第二子区和I/O电路。使I/O电路的读出放大器能够放大第一数据。

在上述方法中，还包括：通过电源控制模块，选择性地将至少一种系统电压经由第一电源线的第一部分和第二电源线传送至所述第一子区；以及通过所述电源控制模块，选择性地将所述至少一种系统电压经由所述第一电源线的第二部分传送至所述第二子区，其中，通过所述带单元将所述第一电源线的所述第一部分与所述第一电源线的所述第二部分断开。

在上述方法中，还包括：通过电源控制模块，选择性地将至少一种系统电压经由第一电源线的第一部分和第二电源线传送至所述第一子区；以及通过所述电源控制模块，选择性地将所述至少一种系统电压经由所述第一电源线的第二部分传送至所述第二子区，其中，通过所述带单元将所述第一电源线的所述第一部分与所述第一电源线的所述第二部分断开，其中，当所述第一子区的存储器单元进入数据保持模式或待机模式时，停止向所述第一子区传送所述至少一种系统电压。

在上述方法中，还包括：通过所述第一数据线的第一部分和所述第二数据线将第二数据从所述输入/输出(I/O)电路的数据驱动器传送至所述第一子区的所述选择的存储器单元。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。