1.一种半导体存储器单元多写避免编码装置，即半导体存储器单元MWA编码装置，其包括：
存储器单元复位避免解码器，即MCRA解码器，其接收来自半导体存储器阵列中的存储单元的子集的现有的(2^m)-1位宽MWA码字(“OLD_C”)，所述OLD_C表示现有的m位数据字(“OLD_D”)，所述MCRA解码器对所述OLD_C解码以确定所述OLD_D；
二维增量编码查找表，即二维增量编码LUT，其通信地耦接到所述MCRA解码器以由DELTA_D进行索引，所述DELTA_D是m位字，所述DELTA_D的每个设置位表示在所述OLD_D和要被编码为NEW_C且被存储在所述半导体存储阵列中的所述存储单元的子集中的NEW_D之间的对应的位位置处的状态改变，增量编码LUT存储对应于每个可能的DELTA_D的多个潜在的差码字DELTA_C(I)，每个DELTA_C(I)的每个设置位表示在所述OLD_C和所述NEW_C之间对应的位位置处的状态改变，所述多个差码字DELTA_C(I)中的至少一个满足没有位设置在位在所述OLD_C中被设置的位位置处的MWA要求；以及
DELTA_C有效性测试和选择逻辑，其通信地耦接到所述增量编码LUT，以确定如果有所述DELTA_C(I)，所述DELTA_C(I)中的哪些满足所述MWA要求，并且以使得通过满足所述MWA要求且被命名为“DELTA_C”的所述DELTA_C(I)中的选择的一个，能够进行存储单元的集合中的OLD_C的更新。
2.根据权利要求1所述的半导体存储器单元MWA编码装置，还包括：
所述DELTA_C有效性测试和选择逻辑的与逻辑部分，所述与逻辑部分接收所述OLD_C和所述DELTA_C(I)字中的每个，并且通过确认所述OLD_C与每个DELTA_C(I)的逐位比较结果是全部逻辑“0”，测试所述DELTA_C(I)字中的每个。
3.根据权利要求2所述的半导体存储器单元MWA编码装置，所述MCRA解码器还包括：
数据字生成器，所述数据字生成器生成一系列m位数据字D，每个数据字具有从K＝1到K＝2^m-1的二进制加权值K；
数据字索引生成器，所述数据字索引生成器生成从i＝0到i＝m-1的一系列数据字位位置索引i；
数据位索引器，所述数据位索引器被耦接到所述数据字索引生成器并且被耦接到所述数据字生成器，以接收来自所述数据字索引生成器的所述索引i的当前值，并且接收来自所述数据字生成器的所述数据字K的当前值，并且输出当前K，B(K，i)的第i位的状态；
码位索引器，所述码位索引器被耦接到所述数据字生成器以接收所述当前K，并且所述码位索引器被耦接到解码器输入终端以接收要被解码的码字C，所述码位索引器输出C，C(K-1)的第(K-1)位的状态；以及
交叉异或逻辑，所述交叉异或逻辑被通信地耦接到所述数据位索引器并且被通信地耦接到所述码位索引器，以针对每个i对B(K，i)和C(K-1)都是逻辑“1”的全部位执行异或操作，以便生成解码的数据字D的对应的位D(i)。
4.根据权利要求3所述的半导体存储器单元MWA编码装置，所述MCRA解码器还包括：
与逻辑，所述与逻辑被耦接到所述数据位索引器并且被耦接到所述码位索引器，以确定针对每个K和每个i是否位B(K，i)和C(K-1)都被设置；
交叉位缓冲器，所述交叉位缓冲器被耦接到所述码位索引器，以如果位B(K，i)和C(K-1)都被设置，则针对当前i的每个K存储(K-1)；以及
存储逻辑，所述存储逻辑被耦接到所述与逻辑，以触发存储操作。
5.根据权利要求3所述的半导体存储器单元MWA编码装置，所述MCRA解码器还包括：
数据值跟踪逻辑，所述数据值跟踪逻辑被耦接到所述数据字生成器，以确定当i被设置为当前值时是否已经生成全部可能的数据字，如果针对i的当前值没有生成全部可能的数据字，则请求下一个K，并且如果当i被设置为所述当前值时已经生成全部可能的数据字，则启动所述异或操作；以及
数据字索引跟踪逻辑，所述数据字索引跟踪逻辑被耦接到所述数据字索引生成器，以确定在异或操作之后是否已经生成i的全部值，如果没有生成i的全部值，则请求下一个i，并且如果已经生成i的全部值，则终止解码。
6.根据权利要求2所述的半导体存储器单元MWA编码装置，通过利用最多两个设置的位生成(2^m-1)位字的全部位组合以创建LUT DELTA_C(I)值，在编码之前的时刻处使用离线MCRA解码器对每个LUT DELTA_C(I)值解码，以确定对应于每个LUT DELTA_C(I)值的LUT DELTA_D值，并且在所述LUT中将所述LUT DELTA_D值与对应的LUT DELTA_C(I)值相关联来确定所述增量编码LUT中的项目。
7.根据权利要求2所述的半导体存储器单元MWA编码装置，还包括：
m位宽异或逻辑，即m位宽XOR逻辑，所述m位宽XOR逻辑被耦接到所述MCRA解码器，以接收所述OLD_D和所述NEW_D，并且对所述OLD_D和所述NEW_D执行逐位XOR操作，以便创建所述DELTA_D。
8.根据权利要求6所述的半导体存储器单元MWA编码装置，还包括：
表查找逻辑，所述表查找逻辑被耦接到所述XOR逻辑，以接收所述DELTA_D，并且使用所述DELTA_D对来自表的所述多个潜在的MWA码字DELTA_C(I)编索引。
9.一种半导体存储器单元多写避免编码装置，即半导体存储器单元MWA编码装置，其包括：
存储器单元复位避免解码器，即MCRA解码器，所述MCRA解码器接收来自半导体存储器阵列中的存储单元的子集的现有的(2^m)-1位宽MWA码字(“OLD_C”)，OLD_C表示现有的m位数据字(“OLD_D”)，所述MCRA解码器对OLD_C解码以确定OLD_D；
m位模式生成器，所述m位模式生成器通信地耦接到所述MCRA解码器，以生成中间数据字(“DATA_I”)，DATA_I与数据差字DELTA_D相结合，并且所述DATA_I被编码以形成试验差码字(“DELTA_C_TRIAL”)，所述DELTA_D是m位字，所述DELTA_D的每个设置位表示在所述OLD_D和要被编码为NEW_C且被存储在所述半导体阵列中的所述存储单元的子集中的NEW_D之间的对应的位位置处的状态改变，所述DELTA_C_TRIAL的每个设置位表示在所述OLD_C和所述NEW_C之间的对应的位位置处的状态改变；以及
DELTA_C有效性测试逻辑，所述DELTA_C有效性测试逻辑通信地耦接到所述m位模式生成器，以通过对所述OLD_C和所述DELTA_C_TRIAL执行逻辑与操作，来确定所述DELTA_C_TRIAL是否满足没有位设置在位在所述OLD_C中被设置的位位置处的MWA要求，从而如果所述DELTA_C_TRIAL满足所述MWA要求，则通过被命名为“DELTA_C”的所述DELTA_C_TRIAL使得能够进行存储单元的集合中的OLD_C的更新，并且如果所述DELTA_C_TRIAL不满足所述MWA要求，则请求所述m位模式生成器的不同的DATA_I，以便生成不同的DELTA_C_TRIAL。
10.根据权利要求9所述的半导体存储器单元MWA编码装置，还包括：
第一m位宽异或逻辑，即第一m位宽XOR逻辑，所述第一m位宽XOR逻辑被耦接到所述MCRA解码器，以接收所述OLD_D和所述NEW_D，并且对所述OLD_D和所述NEW_D执行逐位XOR操作，以便创建所述DELTA_D。
11.根据权利要求10所述的半导体存储器单元MWA编码装置，还包括：
第二m位异或逻辑，所述第二m位异或逻辑被耦接到所述第一m位异或逻辑并且被耦接到所述m位模式生成器，以接收所述DELTA_D和所述DATA_I，并且对所述DELTA_D和所述DATA_I执行逐位异或操作，以便创建中间数据差字(“DELTA_D_I”)。
12.根据权利要求11所述的半导体存储器单元MWA编码装置，还包括：
第一二进制加权编码器，所述第一二进制加权编码器将所述m位DELTA_D_I变换成第一(2^m)-1位试验码字分量DELTA_C_TRIAL_1，所述DELTA_C_TRIAL_1具有在对应于所述DELTA_D_I的整数值的位位置处设置的单个位。
13.根据权利要求12所述的半导体存储器单元MWA编码装置，还包括：
第二二进制加权编码器，所述第二二进制加权编码器将所述m位DATA_I变换成第二(2^m)-1位试验码字分量DELTA_C_TRIAL_2，所述DELTA_C_TRIAL_2具有在对应于所述DATA_I的整数值的位位置处设置的单个位。
14.根据权利要求13所述的半导体存储器单元MWA编码装置，还包括：
或逻辑，所述或逻辑被耦接到所述第一二进制加权编码器和所述第二二进制加权编码器，以对所述DELTA_C_TRIAL_1和所述DELTA_C_TRIAL_2执行逐位或操作，以便将所述DELTA_C_TRIAL_1和所述DELTA_C_TRIAL_2相结合，以形成所述DELTA_C_TRIAL。
15.一种半导体存储器单元多写避免编码装置，即半导体存储器单元MWA编码装置，其包括：
码字差模式生成器，所述码字差模式生成器生成试验差码字DELTA_C_TRIAL，所述DELTA_C_TRIAL的每个设置位表示在当前被存储在半导体存储器阵列中的存储单元的子集中的现有的(2^m)-1位宽MWA码字(“OLD_C”)和替代OLD_C的新的码字(“NEW_C”)之间对应的位位置处的状态改变，OLD_C表示现有的m位数据字(“OLD_D”)，并且NEW_C表示要被存储的新的数据字(“NEW_D”)；以及
有效性测试逻辑，所述有效性测试逻辑被耦接到所述码字差模式生成器，以对所述OLD_C和所述DELTA_C_TRIAL执行逐位比较操作，以确定所述DELTA_C_TRIAL是否满足没有位设置在位在所述OLD_C中被设置的位位置处的第一条件，以及是否满足解码成对应于所述NEW_D的新的试验码字(“NEW_D_TRIAL”)的第二条件，如果满足所述第一条件和所述第二条件两者，则所述有效性测试逻辑还通过等于DELTA_C_TRIAL的DELTA_C使得能够对所述OLD_C进行更新。
16.根据权利要求15所述的半导体存储器单元MWA编码装置，所述有效性测试逻辑还包括：
第一DELTA_C有效性测试逻辑，所述第一DELTA_C有效性测试逻辑被耦接到所述码字差模式生成器，以接收所述DELTA_C_TRIAL，所述第一DELTA_C有效性测试逻辑还接收所述OLD_C，并且对所述DELTA_C_TRIAL和所述OLD_C执行逐位比较操作，并且如果在任何位位置处的位在所述DELTA_C_TRIAL和所述OLD_C两者中被设置，则从所述模式生成器请求不同的DELTA_C_TRIAL。
17.根据权利要求16所述的半导体存储器单元MWA编码装置，所述有效性测试逻辑还包括：
或逻辑，所述或逻辑被耦接到所述第一DELTA_C有效性测试逻辑，以接收所述DELTA_C_TRIAL，所述或逻辑还接收所述OLD_C，并且经由逻辑或操作将所述DELTA_C_TRIAL和所述OLD_C相结合，以生成试验码字NEW_C_TRIAL。
18.根据权利要求17所述的半导体存储器单元MWA编码装置，所述有效性测试逻辑还包括：
存储器单元复位避免解码器，即MCRA解码器，所述MCRA解码器被耦接到所述或逻辑，以接收所述NEW_C_TRIAL，并且对所述NEW_C_TRIAL解码以生成试验新的数据字(“NEW_D_TRIAL”)。
19.根据权利要求18所述的半导体存储器单元MWA编码装置，所述有效性测试逻辑还包括：
第二DELTA_C有效性测试逻辑，所述第二DELTA_C有效性测试逻辑被耦接到所述MCRA解码器，以接收所述NEW_D_TRIAL和所述NEW_D，以对所述NEW_D_TRIAL和所述NEW_D执行逐位比较操作，并且如果所述NEW_D_TRIAL不等于所述NEW_D，则从所述模式生成器请求不同的DELTA_C_TRIAL。
20.根据权利要求19所述的半导体存储器单元MWA编码装置，所述有效性测试逻辑还包括：
DELTA_C使能逻辑，所述DELTA_C使能逻辑被耦接到所述第二DELTA_C有效性测试逻辑，以当所述NEW_D_TRIAL等于所述NEW_D时，接收来自所述第二DELTA_C有效性测试逻辑的指示，并且如果所述NEW_D_TRIAL等于所述NEW_D，则使得DELTA_C能够被写入所述存储器阵列中的所述存储单元的子集中。