用于非易失性存储器系统以及存储器控制器的操作的方法与流程

技术领域

本发明构思的实施例涉及半导体存储器，更加具体地说，涉及操作存储装置的方法。

背景技术：

半导体存储器使用半导体材料(诸如，硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)等)来实现。半导体存储器装置大致可以分为易失性存储器装置或非易失性存储器装置。

易失性存储器装置在断电时丢失存储在其中的数据。易失性存储器装置可以是静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或同步DRAM。非易失性存储器装置即使在断电时也能保持存储在其中的数据。非易失性存储器装置可以是只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。

具体地说，闪存装置是高容量存储装置，并广泛用于各种领域。闪存装置是非易失性存储器装置，但会由于各种因素(诸如，温度、读干扰、编程干扰(program disturbance)和电荷损失)而丢失存储在其中的数据。因此，正在发展用于保证存储在闪存装置中的数据的完整性的各种方法。

技术实现要素：

本发明构思的实施例提供可提高性能和可靠性的非易失性存储器系统的操作方法。

根据本发明构思的实施例，一种用于非易失性存储器系统的操作的方法包括：选择非易失性存储器系统中的多个存储器块中的源块；基于已经对源块执行的编程和擦除循环的次数，执行针对源块的回收操作。

根据本发明构思的另一实施例，一种非易失性存储器系统的操作的方法包括：从非易失性存储器系统中的多个存储器块选择源块；基于选择的源块的编程和擦除循环的次数，来调整源块的回收策略；基于调整的回收策略，执行针对选择的源块的回收操作。

根据本发明构思的另一实施例，一种用于控制非易失性存储器装置的存储器控制器的操作方法包括：从非易失性存储器系统包括的多个存储器块选择源块；基于选择的源块的编程和擦除循环的次数，执行选择的源块的回收操作。可执行回收操作的周期随着选择的源块的编程和擦除循环的次数增加而减少。

仍根据本发明构思的另一实施例，提供了一种用于包括具有多个存储器块的非易失性存储器装置的非易失性存储器系统的操作的方法。所述方法包括：为回收操作的第一参数选择值，其中，第一参数影响由于回收操作而导致的非易失性存储器系统的操作的开销；从非易失性存储器系统中的所述多个存储器块中选择源块；并使用回收操作的第一参数的选择的值执行源块的回收操作，其中，为回收操作的第一参数选择值的步骤基于与一个或多个误码在源块中发生的概率有关的源块的第二参数的值。

附图说明

从下面参照以下附图的描述，上述和其他主题以及特征将会变得清楚，其中，除非另外规定，否则贯穿各个附图，相同的参考标号表示相同的部分，其中：

图1是示出根据本发明构思的实施例的非易失性存储器系统的框图。

图2是示出图1的非易失性存储器系统的软件层的框图。

图3是示出图1的存储器控制器的框图。

图4是示出图1的非易失性存储器装置的框图。

图5是示出图1的非易失性存储器系统的回收操作的框图。

图6是示出存储器块的P/E循环的次数与误码率的函数的曲线图。

图7是示出存储器块的读取计数与误码的数量的函数的曲线图。

图8是示出图1的非易失性存储器系统的操作的流程图。

图9和图10是用于描述图8的操作方法的曲线图。

图11是示出图1的非易失性存储器系统的另一操作的流程图。

图12是更详细地示出图11中示出的步骤S210的流程图。

图13和图14是用于详细描述图11的操作方法的曲线图。

图15是示出图1的非易失性存储器系统的另一操作的流程图。

图16是示出图1的非易失性存储器系统的另一操作的流程图。

图17是示出根据本发明构思的实施例的非易失性存储器系统200的框图。

图18是用于描述图17的非易失性存储器系统的操作的曲线图。

图19是示意性地示出在根据本发明构思的实施例的非易失性存储器装置中包括的存储器块的第一存储器块的电路图。

图20是示意性地示出应用根据本发明构思的非易失性存储器模块的存储器卡系统的框图。

图21是示出应用根据本发明构思的实施例的非易失性存储器系统的固态硬盘(SSD)的框图。

图22是示出包括根据本发明构思的实施例的非易失性存储器系统的电子系统的框图。

具体实施方式

以下，将结合附图对本发明构思的实施例进行描述。下面，仅提供细节(诸如，详细的配置和结构)，以帮助理解本发明构思的实施例。在不脱离本发明构思的实施例的情况下，可对这里描述的实施例进行各种改变和修改。此外，为了清楚和简洁起见，省略了关于公知的功能和结构的描述。这里使用的术语仅是为了描述特定实施例的目的，并不意图限制本发明。可基于具体实施方式中描述的细节来确定这里使用的术语的定义。

按照在本发明构思的领域中的传统，实施例根据功能块、单元和/或模块而被描述和示出在附图中。本领域技术人员将理解，通过可使用基于半导体的制造技术或其他制造技术形成的电子(或光学)电路(诸如，逻辑电路、分立元件、微处理器、硬连接电路、存储器元件和有线连接等)来物理实现这些块、单元和/或模块。在块、单元和/或模块通过微处理器或类似的电路实现的情况下，可使用软件(例如，微码)对它们进行编程以执行这里讨论的各种功能，并可通过硬件和/或软件来选择性地驱动它们。可选择地，可通过专用硬件，或作为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程微处理器和相关电路)的组合来实现每个块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，可将实施例的每个块、单元和/或模块物理地分割成两个或更多个相互作用和分立的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，可将实施例的每个块、单元和/或模块物理地组合成更复杂的块、单元和/或模块。

以下，附图和具体实施方式中的模块可与除了附图中示出的或具体实施方式中描述的组件之外的其他物件连接。模块或元件之间的每个连接可以是直接的或间接的。模块或组件之间的每个连接可以是通过通信的连接，或可以是物理连接。

除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有和本发明所属领域的普通技术人员普遍理解的含义相同的含义。还将理解，除非在这里明确地定义，否则这里使用的术语应该被解释为具有与它们在本公开的语境和相关领域中的含义一致的含义，而不将被解释为理想化或过于正式的意义。

下面，为了描述的方便，将基于具体的示例对本发明构思的实施例进行说明。然而，本发明构思的实施例可不限于此。例如，可实现各种实施例或其组合。

为了提高数据的完整性，根据本发明构思的实施例的非易失性存储器系统可执行读取回收操作(或回收操作)。在这种情况下，非易失性存储器系统可基于已经对作为回收操作的对象的源块执行的编程和擦除循环的次数(以下，称之为“P/E循环”或“P/E循环频率”)，来调整回收策略，因而提高非易失性存储器系统的整体性能。此外，可提供具有提高的性能的非易失性存储器系统及其操作方法。

图1是示出根据本发明构思的实施例的非易失性存储器系统100的框图。参照图1，非易失性存储器系统100可包括存储器控制器110和非易失性存储器装置120。在示例实施例中，存储器控制器110和非易失性存储器装置120中的每个可使用一个芯片、一个包或一个模块来实现。在示例实施例中，非易失性存储器系统100可以是海量存储介质或存储装置(诸如，固态硬盘(SSD)、存储卡或记忆棒)。

存储器控制器110可基于外部装置(例如，主机、CPU或AP)的请求来控制非易失性存储器装置120。例如，控制器存储器110可基于外部装置的请求，将地址ADDR、命令CMD和控制信号CTRL发送到非易失性存储器装置120。存储器控制器110可基于外部装置的请求，与非易失性存储器装置120交换数据DATA。

在存储器控制器110的控制下，非易失性存储器装置120可将数据DATA存储在其中，或可输出存储在其中的数据DATA。可基于包括多个存储器块的NAND闪存来提供非易失性存储器装置120。然而，本发明构思的实施例不限于此。非易失性存储器装置120可包括诸如NOR闪存、磁RAM(MRAM)、相变RAM(PRAM)、电阻式RAM(ReRAM)和铁电RAM(FRAM)的非易失性存储器装置。

非易失性存储器装置120可包括多个非易失性存储器块。多个存储器块中的每个存储器块可包括多个存储单元，并且多个存储单元中的每个存储单元可以是存储一比特的单层单元(SLC)或存储至少两比特的多层单元(MLC)。在示例实施例中，非易失性存储器装置120可通过存储器块的单元，将存储在非易失性存储器装置120中的数据擦除。因此，存储器块可指示擦除单元。

在示例实施例中，存储器控制器110可执行用于保证存储在非易失性存储器装置120中的数据的完整性的各种操作。例如，存储器控制器110可包括错误校正码(ECC)电路111和回收管理器112。ECC电路111可产生用于将被存储在非易失性存储器装置120中的数据的错误校正码，或可基于错误校正码检测或校正从非易失性存储器装置120读取的数据的错误。

在示例实施例中，ECC电路111可具有特定水平的错误校正能力。例如，ECC电路111可检测和校正使用错误校正能力校正的错误。ECC电路111可不检测和校正未使用错误校正能力校正的错误。未被ECC电路111校正的错误数据可被称为‘不可校正的错误校正码(UECC)数据’。当从非易失性存储器装置120读取的数据是UECC数据时，保证从非易失性存储器装置120读取的数据的完整性是不可能的。

为了防止UECC数据的发生，回收管理器112可对存储数据的存储器块或页执行回收操作，其中，所述数据包括数量大于或等于参考值的误码。例如，随着针对非易失性存储器装置120的编程、读取或擦除操作被执行，或者随着时间逝去，非易失性存储器装置120的多个存储器单元的阈值电压可改变。这可能表示在从非易失性存储器装置120读取的数据中产生了错误。ECC电路111可在从非易失性存储器装置120读取的数据中检测误码。回收管理器112可将检测出的误码的数量与参考值进行比较，以确定是否将存储读取的数据DATA的存储器块进行回收。当检测出的误码的数量大于参考值时，回收管理器112可选择存储读取的数据的存储器块作为源块。回收管理器112可针对源块执行回收操作，因而保证存储在源块中的数据的完整性。在示例实施例中，参考值可指示小于可由ECC电路111校正的误码的数量的误码的数量。

根据本发明构思的实施例的回收管理器112可基于已对源块执行的P/E循环的次数，来调整回收策略。例如，当源块的P/E循环的次数是第一值时，回收管理器112可调整回收策略，使得针对源块的回收操作的速度变为第一速度。当源块的P/E循环的次数是大于第一值的第二值时，回收管理器112可调整回收策略，使得针对源块的回收操作的速度变为大于第一速度的第二速度。

更详细地说，随着已对源块执行的P/E循环的次数增大，回收管理器112可增大回收速度。可选地，随着源块的P/E循环的次数减小，回收管理器112可减小回收速度。在示例实施例中，回收操作的速度或回收速度可指示从选择块作为源块的时间点(或读取计数(read count))到完成回收操作的时间点(或读取计数)执行的操作的计数。在示例实施例中，读取计数可指示基于外部装置(例如，主机、CPU或AP)的请求在非易失性存储器系统100中执行的读取操作的发生的次数。

在示例实施例中，回收策略可包括诸如以下项的因素：回收速度、回收执行周期、回收操作的子操作周期和回收操作的子操作单元等。在示例实施例中，可通过调整回收执行周期、回收操作的子操作周期和/或回收操作的子操作单元，来改变回收速度。

图2是示出图1的非易失性存储器系统100的软件层的框图。参照图1和图2，非易失性存储器系统100的软件层可包括应用101、文件系统102和闪存转换层(FTL)103。在示例实施例中，应用101和文件系统102可被包括在外部装置(例如，主机，CPU或AP)中，或可被外部装置驱动。

应用101可包括在外部装置的操作系统上驱动的各种程序。例如，应用101可包括诸如文本编辑器、视频播放器和网页浏览器等的各种程序。

文件系统102可整理应用101所使用的文件或数据。例如，文件系统102可提供文件或数据的地址。在示例实施例中，地址可以是被外部装置整理或管理的逻辑地址。可以以根据操作系统确定的各种格式来设置文件系统102。例如，文件系统102可包括文件分配表(FAT)、FAT32、新技术文件系统(NTFS)、分层文件系统(HFS)、日志文件系统2(JSF2)、外部文件系统(XFS)、磁盘上的结构-5(ODS-5)、通用磁盘格式(UDF)、Zettabyte文件系统(ZFS)、UNIX文件系统(UFS)、EXT2、EXT3、EXT4、ReiserFS、Reiser4、ISO 9660、GNOME VFS、广播文件系统(BFS)或WinFS。

FTL 103可在外部装置与非易失性存储器装置120之间提供接口，以允许非易失性存储器装置120有效地用于其中。例如，FTL 103可执行将从外部装置提供的逻辑地址转换成将被用于非易失性存储器装置120的物理地址的操作。FTL 103可通过映射表(未示出)来执行上面描述的地址转换操作。

在示例实施例中，FTL 103可执行诸如垃圾回收、损耗平衡和回收操作的操作。例如，FTL 103可执行垃圾回收，以获得非易失性存储器装置120的空闲块。FTL 103可对每个存储器块的P/E循环的次数进行管理或计数。FTL 103可执行损耗平衡，使得P/E循环的次数针对非易失性存储器装置120中的每个存储器块而变成统一的。在示例实施例中，上面描述的回收管理器112可被包括在FTL 103中。FTL 103可执行回收操作，以保证存储在非易失性存储器装置120中的数据的完整性。

图3是示出图1的存储器控制器110的示例实施例的框图。参照图1和图3，存储器控制器110可包括ECC电路111、处理器113、SRAM 114、ROM 115、主机接口116和闪存接口117。

处理器113可执行存储器控制器110的全部操作。SRAM 114可用作存储器控制器110的缓冲存储器、高速缓冲存储器或工作存储器。ROM 115可以以固件的形式存储用于存储器控制器110的操作的各种各样的信息。在示例实施例中，图1的回收管理器112或图2的FTL 103可以以软件的形式来设置，回收管理器112或FTL 103可存储在SRAM 114中并可由处理器113驱动。

存储器控制器110可通过主机接口116与外部装置进行通信。在示例实施例中，可基于至少一个通信协议(诸如，通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-express(PCI-E)、先进技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)或非易失性存储器标准(NVMe))来设置存储器控制器110。存储器控制器110可通过闪存接口117与非易失性存储器装置120进行通信。

图4是示出图1的非易失性存储器装置120的示例实施例的框图。参照图1和图4，非易失性存储器装置120可包括存储器单元阵列121、地址解码器122、控制逻辑和电压产生器电路123、页缓冲器124和输入/输出电路125。

存储器单元阵列121可包括多个存储器块。多个存储器块中的每个存储器块可包括多个单元串(cell string)。多个单元串中的每个单元串可包括多个存储器单元，而多个存储器单元分别与多个字线WL连接。

地址解码器122可通过字线WL、串选择线SSL和地选择线GSL，与存储器单元阵列121连接。地址解码器122可从存储器控制器110接收地址ADDR，并解码接收的地址ADDR。地址解码器122可基于解码的地址ADDR选择多个字线WL中的至少一个字线WL，并可控制选择的字线的电压。

控制逻辑和电压产生器电路123可从存储器控制器110接收命令CMD和控制信号CTRL，并可响应于接收的信号来控制地址解码器122、页缓冲器124和输入/输出电路125。

控制逻辑和电压产生器电路123可产生用于非易失性存储器装置120的操作的各种电压。例如，控制逻辑和电压产生器电路123可产生各种电压，诸如，编程电压、通电压(pass voltage)、选择读取电压、非选择读取电压、验证电压、擦除电压、以及擦除验证电压。在示例实施例中，各种的电压(诸如，编程电压、通电压、选择读取电压、非选择读取电压、验证电压、擦除电压、以及擦除验证电压)中的每个电压可根据包括在存储器单元阵列121中的多个存储器单元中的每个存储器单元的大小、工作速度和物理位置而改变。

页缓冲器124可通过多个位线BL连接到存储器单元阵列121。页缓冲器124可通过多个数据线DL连接到输入/输出电路125。页缓冲器124可控制位线BL，使得通过数据线DL接收的数据DATA被写入到存储器单元阵列121中。页缓冲器124可检测位线BL的电压变化，以读取存储在存储器单元阵列121中的数据。页缓冲器124可通过数据线DL将读取的数据DATA提供给输入/输出电路125。

输入/输出电路125可与存储器控制器110交换数据DATA。在控制逻辑和电压产生器电路123的控制下，输入/输出电路125可从存储器控制器110接收数据DATA，或可使用控制信号CTRL将数据DATA同步输出到存储器控制器110。

图5是示出图1的非易失性存储器系统100的回收操作的示例实施例的框图。为了描述的方便和示出的容易，从存储器块读取的数据的错误的位被称为“存储器块的误码(error bit)”。

参照图1和图5，非易失性存储器系统100可选择第一存储器块BLK1作为源块。如上所述，例如，存储器控制器110可读取包括在第一存储器块BLK1中的第一页数据PD1。从第一存储器块BLK1读取的第一页数据PD1的错误可被ECC电路111检测和校正。当从读取的页数据检测的误码的数量大于参考值时，存储器控制器110可选择存储第一页数据PD1的第一存储器块BLK1作为源块。在示例实施例中，源块可指示与读取回收操作的对象对应的存储器块。

存储器控制器110可从作为源块的第一存储器块BLK1顺序地读取页数据，并可将读取的页数据编程在作为目的块的第二存储器块BLK2中。在示例实施例中，从第一存储器块BLK1读取的数据的错误可被ECC电路111校正，错误被校正的页数据可被编程在第二存储器块BLK2中。即，错误被校正的数据可被编程在第二存储器块BLK2中，从而保证数据的完整性。在示例实施例中，随着错误被校正的数据被编程在第二存储器块BLK2中，FTL 103(参照图2)可更新错误被校正的数据的映射表。

下面，为了描述的方便，假设针对作为源块的第一存储器块BLK1的回收操作包括多个子操作。假设一个子操作包括以下操作中的至少一个：从源块读取至少一页数据的操作、校正至少一个读取的页数据的错误的操作、或在目的块编程校正了至少一个错误的数据的页的操作。即，存储器控制器110可迭代地执行多个子操作，以完成针对一个源块的回收操作。

在示例实施例中，存储器控制器110可连续地或非连续地分别执行子操作。在示例实施例中，在执行第一子操作后，存储器控制器110可在特定的时间逝去后(或在特定的读取计数后)执行第二子操作。然而，本发明构思的实施例不限于此。

图6是示出存储器块的P/E循环的次数与误码率的函数的曲线图。参照图1和图6，X轴指示存储器块的P/E循环的次数，Y轴指示误码与读取计数的比(RER)。在示例实施例中，读取计数可指示在存储器块被擦除后从存储器块读取数据的次数。

如在图6中示出，针对具有第一P/E循环值PE1的存储器块，误码与读取计数的比RER可以是第一值V1，而针对具有大于第一P/E循环值PE1的第二P/E循环值PE2的存储器块，误码与读取计数的比RER可以是大于第一值V1的第二值V2。在示例实施例中，P/E循环值可指示P/E循环的次数。即，随着存储器块的P/E循环的次数增加，误码与读取计数的比可增加。换言之，由于存储器块的劣化随着存储器块的P/E循环的次数增加而增加，因此误码发生的概率可能增加。

图7是示出存储器块的读取计数与误码的数量的函数的曲线图。在图7中，X轴指示读取计数，Y轴指示误码的数量。

参照图1、图6和图7，第一线L01是示出误码的数量相对于具有第一P/E循环值PE1的存储器块的读取计数的图。第二线L02是示出误码的数量相对于具有第二P/E循环值PE2的存储器块的读取计数的图。在示例实施例中，第一线L01和第二线L02的斜率分别对应于图6的Y轴的值(即，误码与读取计数的比)。

下面，为了描述的方便，具有第一P/E循环值P/E1的存储器块可被称为“普通块”，具有大于第一P/E循环值PE1的第二P/E循环值PE2的存储器块可被称为“耗尽或劣化的块”。即，耗尽或劣化的块可比普通块具有更大的P/E循环的次数、退化程度和针对相同的读取计数的误码的数量。例如，如在图7中示出，针对相同的读取计数，第一线L01的值可小于第二线L02的值。即，当读取计数是相等的时，普通块可比耗尽或劣化的块具有更少的误码。在示例实施例中，上面描述的假设可仅用于描述本发明构思的实施例，并且本发明构思的实施例可不限于此。什么块被认为或视为耗尽或劣化的块以及什么块被认为或视为普通块可以是彼此相对的，可被用作区分耗尽或劣化的块与普通块的参数的P/E循环的次数可改变为具有任意的不同的值。

如上所述，当存储器块的误码的数量大于或等于参考值REF时，非易失性存储器系统100可选择包括多于参考值REF的误码的存储器块作为源块，并可执行针对源块的回收操作。

例如，耗尽或劣化的块的误码的数量可在第一读取计数c1大于或等于参考值REF。在这种情况下，非易失性存储器系统100可在第一读取计数c1选择耗尽或劣化的块作为源块，并可在回收执行周期RP期间开始执行针对源块的回收操作。

在示例实施例中，耗尽或劣化的块的误码的数量可在第二读取计数c2超出ECC电路111的错误校正能力。即，当数据是在第二读取计数c2从耗尽或劣化的块读取时，读取的数据可能是不可校正的错误校正码(UECC)数据。在这种情况下，由于从耗尽或劣化的块读取的数据的完整性不能被保证，因此非易失性存储器系统100可在第二读取计数c2之前，执行针对源块的回收操作。

在示例实施例中，第一读取计数c1与第二读取计数c2之间的差可被称为“回收裕度(reclaim margin，RM)”。换言之，从存储器块被选择作为将被回收的源块的时间点到UECC数据发生的时间点的读取计数(或时间)可被称为“回收裕度”。即，当针对源块的回收操作在回收裕度内被完成时，源块的数据的完整性可被保证。

在示例实施例中，执行回收操作的读取计数周期可被称为“回收执行周期RP”。即，回收执行周期RP可具有小于回收裕度(RM)的值，以保证源块的数据的完整性。针对耗尽或劣化的块的回收执行周期RP和第二回收裕度RM2的值可彼此相等或近似。

由于普通块(即，具有第一P/E循环的次数PE1的存储器块)的误码的数量在第三读取计数c3大于参考值REF，因此普通块可被选择作为源块。非易失性存储器系统100可执行针对在第三读取计数c3选择的源块的回收操作。

在示例实施例中，非易失性存储器系统可包括多个存储器块，并且多个存储器块的P/E循环频率可彼此不同。为了保证所有存储器块的数据的完整性，传统的非易失性存储器系统可在最坏情况回收裕度(即，具有大的P/E循环的次数的耗尽或劣化的块所需的回收裕度)被应用到所有存储器块的情况下，执行回收操作。

例如，使用图7中示出的第一线L01，普通块的回收裕度可以是第一回收裕度RM1，但是执行实际的回收操作的回收执行周期RP可能短于第一回收裕度RM1。在这种情况下，由于回收操作在短时间内被执行，而未考虑存储器块的特点，因此由于回收操作而导致的非易失性存储器系统的操作的不必要高开销可能发生。因此，非易失性存储器系统的性能可能整体降低。

根据本发明构思的实施例的非易失性存储器系统可基于源块的P/E循环的次数来调整回收策略。在示例实施例中，回收策略可包括诸如以下项的因素：回收速度、回收执行周期、回收操作的子操作周期和回收操作的子操作单元等。由于回收策略根据源块的P/E循环的次数而改变，因此可在针对普通块的回收操作期间降低由于回收操作而导致的开销。更具体地说，非易失性存储器系统100可最小化整体的性能下降，因此针对具有小的P/E循环的次数的存储器块的回收操作可被执行。

图8是示出图1的非易失性存储器系统100的操作的流程图。参照图1和图6，在步骤S110中，非易失性存储器系统100可选择源块。更具体地说，存储器控制器110可基于外部装置的请求来执行读取操作。在读取操作期间，当从非易失性存储器装置120读取的数据的误码的数量超出参考值时，可将存储读取的数据的存储器块选择作为源块。

在步骤S120中，非易失性存储器系统100可基于源块的P/E循环的次数来调整回收策略。在示例实施例中，回收策略可包括用于执行针对源块的回收操作的操作条件。回收策略可包括诸如以下项的因素：回收速度、回收执行周期、回收操作的子操作周期、回收操作的子操作单元等。

例如，当源块的P/E循环的次数是第一值时，非易失性存储器系统100可将选择的源块的回收速度调整为第一速度。例如，当源块的P/E循环的次数是大于第一值的第二值时，非易失性存储器系统100可将选择的源块的回收速度调整为快于第一速度的第二速度。即，非易失性存储器系统100可基于源块的P/E循环的次数来调整源块的回收速度。

类似地，非易失性存储器系统100可基于源块的P/E循环的次数来调整用于源块的回收操作的回收策略，诸如，回收执行周期、回收操作的子操作周期、回收操作的子操作单元。

在步骤S130中，非易失性存储器系统100可基于调整的回收策略，执行针对源块的回收操作。将参照附图对步骤S130中执行的操作进行描述。

图9和图10是用于描述图8的操作方法的曲线图。为了描述的方便，可省略与上述组件重叠的描述。此外，为了描述的方便，将参照具有第一P/E循环值PE1的普通块和具有第二P/E循环值PE2的耗尽或劣化的块，对根据本发明构思的实施例的操作方法进行描述。此外，第一线L01和第二线L02是分别与普通块和耗尽或劣化的块对应的图。

上述实施例是示例。然而，本发明构思的实施例可不限于此。在图9中，X轴指示非易失性存储器装置120的读取计数，Y轴指示误码的数量。

首先，参照图1、图8和图9，耗尽或劣化的块的误码的数量可在第一读取计数c1大于或等于参考值REF。在这种情况下，耗尽或劣化的块可被选择为源块，非易失性存储器系统100可在第二回收执行周期RP2期间，执行针对被选择为源块的耗尽或劣化的块的回收操作。此时，第二回收执行周期RP2可与作为耗尽或劣化的块的回收裕度的第二回收裕度RM2相同。即，非易失性存储器系统100可在第二回收裕度RM2期间，执行针对源块的回收操作。

另一方面，普通块的误码可在第三读取计数c3大于或等于参考值REF。在这种情况下，普通块可被选择为源块，非易失性存储器系统100可在第一回收执行周期RP1期间，执行针对被选择为源块的普通块的回收操作。此时，第一回收执行周期RP1可与作为普通块的回收裕度的第一回收裕度RM1相同。

在示例实施例中，与图7的实施例不同，在图9中示出的本发明构思的实施例中，图9的第一回收裕度RM1可大于第二回收裕度RM2。即，非易失性存储器系统100可增大普通块的回收执行周期RP，以减少每单位读取计数(或单位时间)执行的回收操作。此外，针对源块的回收操作可在UECC数据发生之前被完成。换言之，非易失性存储器系统可调整回收执行周期(即，执行实际的回收操作的周期或读取计数)，因此提高非易失性存储器系统的可靠性和性能。

接下来，参照图1和图10，将对描述针对耗尽或劣化的块和普通块中的每的回收操作。为了描述的方便，假设非易失性存储器系统100的读取操作在读取密集的情况下被执行。还可假设，读取操作基于特定的时间间隔通过外部装置的请求而被执行。

此外，假设针对耗尽或劣化的块和普通块的回收操作中的每个回收操作包括第一子操作SO1至第四子操作SO4。即，当完成第一子操作SO1至第四子操作SO4时，可完成针对一个源块的回收操作。如上所述，假设第一子操作SO1至第四子操作SO4中的每个子操作包括以下操作中的至少一个：从源块读取的至少一页数据的操作、校正读取的页数据的操作、或在目的块编程校正了错误的页数据的操作。然而，本发明构思的实施例可不限于此。

参照图1、图8至图10，第一子操作SO1至第四子操作SO4中的每个子操作可基于回收策略在特定的间隔期间被执行。例如，非易失性存储器系统100可选择耗尽或劣化的块作为源块。在这种情况下，非易失性存储器系统100可基于源块的第二P/E循环值PE2来调整回收策略。

更具体地说，如图10的第一部分中所出，非易失性存储器系统100可将针对耗尽或劣化的块的回收操作的读取计数间隔调整为第二读取计数间隔RCI2。在示例实施例中，读取计数间隔RCI可指示在回收操作中包括的多个子操作分别被执行的时间点之间的读取计数间隔(或时间间隔)。即，回收操作可随着读取计数间隔RCI缩小(即，回收速度可增加)而被快速地完成。在示例实施例中，读取操作的发生的特定次数可在读取计数间隔RCI1期间被执行。

虽然不太可能，但是非易失性存储器系统100可选择普通块作为源块。在这种情况下，非易失性存储器系统100可基于普通块的第一P/E循环值PE1来调整回收策略。更具体地说，如图10的第二部分中所示，非易失性存储器系统100可将针对普通块的回收操作的读取计数间隔调整为第一读取计数间隔RCI1。例如，第一读取计数间隔RCI1可大于第二读取计数间隔RCI2。

换言之，当选择普通块作为源块时，随着第一子操作SO1至第四子操作SO4中的两个相邻的子操作之间的间隔增加，可在大于(或长于)耗尽或劣化的块的数量的读取计数(或时间周期)的数量期间执行回收操作。

在示例实施例中，执行第一子操作SO1至第四子操作SO4中的每个子操作的时间点或周期可以是由于回收操作而导致的开销。即，随着回收操作的子操作以相同的间隔被执行的次数增加时，非易失性存储器系统100的性能可能降低。

如上所述，在针对具有小的P/E循环的次数的普通块的回收操作的期间，根据本发明构思的实施例的非易失性存储器系统100可增加读取计数间隔RCI，从而防止性能由于回收操作而降低。例如，在大于第二读取计数间隔RCI2的每个第一读取计数间隔RCI1执行子操作的情况下，与每个第二读取计数间隔RCI2执行子操作的情况相比，每单位时间执行子操作的次数可减少。这可表示在相同的时间间隔执行的子操作的数量减少。因为这个原因，所以在相同的时间周期的期间，由于子操作(或回收操作)而导致的开销可减少。

因此，根据本发明构思的实施例，非易失性存储器系统100可在限制系统的性能的劣化的同时，通过回收操作来保证数据的完整性。

在示例实施例中，虽然未示出，但是，非易失性存储器系统100可随着已经对源块执行的P/E循环的次数增加，来增加子操作单元。子操作单元可指示在子操作期间将被处理的数据单元的数量。即，子操作单元可随着P/E循环的次数增加而增加，从而降低回收执行周期RP。

图11是示出图1的非易失性存储器系统100的另一操作的流程图。参照图1和图11，在步骤S210中，非易失性存储器系统100可基于P/E循环的次数选择源块。例如，如上所述，存储器控制器110可检测从非易失性存储器装置120读取的数据的错误，并可校正错误。存储器控制器110可基于存储读取的数据的存储器块的P/E循环的次数来调整参考值。存储器控制器110可确定检测出的错误的数量是否大于或等于调整的参考值，并且当检测出的错误的数量大于或等于调整的参考值时，存储器控制器110可选择包括的误码的数量大于或等于参考值的存储器块作为源块。

在步骤S220中，非易失性存储器系统100可执行针对选择的源块的回收操作。例如，非易失性存储器系统100可基于预定的回收策略，执行针对选择的源块的回收操作。

图12是示出图11中所示的步骤S210的实施例的流程图。参照图1、图11和图12，在步骤S211中，非易失性存储器系统100可读取对应于地址ADDR的页数据PD。例如，非易失性存储器系统100可基于外部装置的请求，读取对应于地址ADDR的页数据PD。在示例实施例中，地址ADDR可以是逻辑地址基于包括逻辑地址的外部装置的请求被转换成的物理地址。

在步骤S212中，非易失性存储器系统100可检测和校正读取的页数据PD的一个或多个错误。例如，ECC电路111可基于与读取的页数据PD对应的错误校正码，来检测和校正读取的页数据PD的错误。

在步骤S213中，非易失性存储器系统100可调整参考值REF。例如，非易失性存储器系统100可基于存储读取的页数据PD的存储器块的P/E循环的次数，来调整用于选择源块的参考值REF。例如，参考值可随着P/E循环的次数增加而减小。

在步骤S214中，非易失性存储器系统100可将调整的参考值REF与检测出的误码的数量进行比较。

当检测出的误码的数量大于调整的参考值REF时，随后在步骤S215中，非易失性存储器系统100可选择存储读取的页数据PD的存储器块作为源块。当检测出的误码的数量不大于调整的参考值REF时，非易失性存储器系统100可不执行特殊的额外操作，或可执行另一操作。

图13和图14是用于更详细地描述图11的操作方法的曲线图。在图13和图14中，X轴指示读取计数，Y轴指示误码的数量。为了描述的方便，可省略上述组件的描述或重复的描述。

参照图1、图11和图13，针对普通块和耗尽或劣化的块中的每个的回收执行周期RP可彼此相同。然而，非易失性存储器系统100可将第一参考值REF1与普通块的误码的数量进行比较，并可使用比较结果来选择普通块作为源块。非易失性存储器系统100可将第二参考值REF2与普通块的误码的数量进行比较，并可使用比较结果来选择普通块作为源块。此时，第二参考值REF2可小于第一参考值REF1。即，当存储器块的P/E循环的次数增加时，非易失性存储器系统100可减小用于选择源块的参考值，以保证足够的回收裕度(RM)。由于根据保证的回收裕度(RM)来保证回收执行周期RP，因此非易失性存储器系统100的性能可随着每单位时间回收操作的发生的数量降低而提高。

参照图1、图11和图14，类似于图13的实施例，针对普通块和耗尽或劣化的块中的每个的回收执行周期RP’可彼此相同，并且用于选择普通块作为源块的第一参考值REF1’可大于用于选择耗尽或劣化的块作为源块的第二参考值REF2’。与图13中的实施例不同，图14的回收执行周期RP’可小于图13的回收执行周期RP。在图13的实施例中，参考值可基于普通块，随着P/E循环的次数增加而减小。然而，在图14的实施例中，参考值可基于耗尽或劣化的块，随着P/E循环的次数减少而增加。

在示例实施例中，根据图13的实施例，由于每单位读取计数执行的回收操作(或子操作)随着回收执行周期RP增加而减少，因此非易失性存储器系统的性能可被提高。根据图14的实施例，普通块被选择作为源块时的时间点(或读取计数)可被扩大，从而降低回收操作的发生的总数量。因为这个原因，所以非易失性存储器系统100的整体寿命可被提高。

图15是示出图1的非易失性存储器系统100的另一操作的流程图。参照图1和图15，在步骤S310中，非易失性存储器系统100可基于存储器块的P/E循环的次数，执行可靠性操作。例如，可靠性操作可指示通过至少一次读取操作从非易失性存储器装置120读取数据、检测读取的数据的任何错误以及将任何检测出的错误与参考值进行比较的操作。此时，非易失性存储器系统可基于存储读取的数据的存储器块的P/E循环的次数来调整参考值。参照图14对基于P/E循环的次数调整参考值的方法进行描述，并因此省略其详细描述。在示例实施例中，非易失性存储器系统100可基于各种方法执行可靠性操作，并基于可靠性操作的结果选择源块。在示例实施例中，非易失性存储器系统100可读取用于特定读取计数或字线或存储在页中的数据的特定存储器块，并可检测读取的数据的错误的数量。非易失性存储器系统100可将检测的错误的数量与参考值进行比较，并可使用比较结果来选择源块。

在步骤S320中，非易失性存储器系统100可基于可靠性操作的结果选择源块。例如，如上所述，当读取的数据的误码的数量大于参考值时，非易失性存储器系统100可选择存储读取的数据的存储器块作为源块。

虽然未示出，但是非易失性存储器系统100可执行针对选择的源块的回收操作。

图16是示出图1的非易失性存储器系统100的另一操作的流程图。参照图1和图16，在步骤S410中，非易失性存储器系统100可基于P/E循环的次数选择源块。例如，非易失性存储器系统100可基于参照图11至图15描述的操作方法选择源块。

在操作S420中，非易失性存储器系统100可基于选择的源块的P/E循环的次数来调整回收策略。例如，非易失性存储器系统100可基于参照图1至图10描述的方法来调整回收策略。

在步骤S430中，非易失性存储器系统100可基于调整的回收策略执行回收操作。

如上所述，根据本发明构思的实施例的非易失性存储器系统100可基于每个存储器块的P/E循环的次数选择源块，并基于选择的源块的P/E循环的次数来调整回收策略。因此，具有提高的可靠性和提高的性能的非易失性存储器系统可被提供。

图17是示出根据本发明构思的实施例的非易失性存储器系统200的框图。参照图17，非易失性存储器系统200可包括存储器控制器210和非易失性存储器装置220。存储器控制器210可包括ECC电路211、回收管理器212和查找表LUT。参照图1描述了存储器控制器210、非易失性存储器装置220、ECC电路211和回收管理器212，因此省略了其详细描述。

在示例实施例中，基于具有特定P/E循环的次数的存储器块(例如，普通块和耗尽或劣化的块)描述了图1至图16的实施例。然而，本发明构思的实施例可不限于此。

如在图17中示出，存储器控制器210可包括查找表LUT。查找表LUT可包括依赖P/E循环的次数的回收策略的信息。存储器控制器210可参照查找表LUT来调整源块的回收策略。例如，存储器控制器210可调整回收策略，以便基于第一参考值REF1、第一回收执行周期RP1或第一读取计数间隔RCI1，参照查找表LUT执行关于具有第零P/E循环PE0与第一P/E循环PE1之间的P/E循环的存储器块的回收操作。可选择地，存储器控制器110可调整回收策略，以便基于第二参考值REF2、第二回收执行周期RP2或第二读取计数间隔RCI2，执行关于具有第一P/E循环PE1与第二P/E循环PE2之间的P/E循环的存储器块的回收操作。此时，随着P/E循环的次数增加，回收执行周期RP、读取计数间隔RCI和参考值可减小。

如上所述，存储器控制器210可基于P/E循环的次数，将包括在非易失性存储器装置220中的多个存储器块分类成特定组，并可基于分类的组将不同的回收策略应用到多个存储器块。

图18是用于描述图17的非易失性存储器系统200的操作的曲线图。在图18中，X轴指示P/E循环的次数，Y轴指示误码的数量与读取计数的比(RER)。在示例实施例中，术语“误码的数量与读取计数的比”可指示在某一读取计数处的误码的数量。如果读取计数是常数，则误码的数量随着比的值增加而增加。参照图17和图18，类似于参照图6所描述的，误码的数量与读取计数的比可随着P/E循环的次数增加，而在包括在非易失性存储器装置220中的多个存储器块中增加。

如上所述，存储器控制器210可基于存储器块的P/E循环的次数将不同的回收策略应用到存储器块。例如，存储器控制器210可基于第一回收策略，执行关于P/E循环的次数在第一阶段内的存储器块的回收操作。存储器控制器210可基于第二回收策略，执行关于P/E循环的次数在第二阶段内的存储器块的回收操作。此时，第二回收策略可比第一回收策略具有更低的参考值、更小的回收执行周期、更小的子操作间隔和/或更大的子操作单元。类似地，存储器控制器210可应用关于P/E循环的次数在第三阶段内的存储器块的第三回收策略，并可应用关于P/E循环的次数在第四阶段内的存储器块的第四回收操作。

如上所述，存储器控制器210可基于对存储器块执行的P/E循环的次数，将不同的回收策略应用到存储器块，并可降低由于回收操作而导致的开销，因而提高整体性能。此外，针对源块的回收操作可在生成UECC数据之前完成，因而提高非易失性存储器系统的可靠性。

在示例实施例中，根据本发明构思的实施例，非易失性存储器系统可参照源块的P/E循环的次数来调整回收策略。然而，本发明构思的实施例可不限于此。例如，非易失性存储器系统100可基于与一个或多个误码在源块中发生的概率有关的一个或多个因素(诸如，时间或温度)来调整回收策略。即，误码的数量与读取计数的比可随着非易失性存储器系统的温度降低而降低。即，非易失性存储器系统可随着温度降低而增大回收周期，因而减少由于回收操作而导致的开销。总之，根据本发明构思的实施例，非易失性存储器系统可基于与一个或多个误码在源块中发生的概率有关的源块的参数(“第二参数”)的值，为回收操作的参数(“第一参数”)选择值，其中，第一参数影响由于回收操作而导致的非易失性存储器系统的操作的开销。第一参数可以是如上所述的参考值、回收速度、回收执行周期、回收操作的子操作周期和回收操作的子操作单元等。第二参数可以是已经对源块执行的P/E循环的次数和源块的温度等。第一参数的数值被选择使得开销随着温度降低而降低。此外，第一参数的值被选择使得开销随着编程和擦除循环的次数降低而降低。

图19是示意性地示出在根据本发明构思的实施例的非易失性存储器装置中包括的存储器块的第一存储器块的电路图。在示例实施例中，将参照图19对具有三维结构的第一存储器块BLK1进行描述。然而，本发明构思的实施例不限于此，其他存储器块也可具有与第一存储器块BLK1的结构类似的结构。

参照图19，第一存储器块BLK1可包括多个单元串：CS11、CS12、CS21和CS22。单元串CS11、单元串CS12、单元串CS21和单元串CS22可沿着行方向和列方向布置，并可形成行和列。

单元串CS11、单元串CS12、单元串CS21和单元串CS22中的每个单元串可包括多个单元晶体管。例如，单元串CS11、单元串CS12、单元串CS21和单元串CS22中的每个单元串可包括串选择晶体管SSTa和串选择晶体管SSTb、多个存储器单元MC1至MC8、地选择晶体管GSTa和地选择晶体管GSTb以及虚拟存储单元DMC1和虚拟存储单元DMC2。在示例实施例中，在单元串CS11、单元串CS12、单元串CS21和单元串CS22中包括的存储器单元中的每个存储器单元可以是电荷撷取闪存(CTF)存储器单元。

存储器单元MC1至存储器单元MC8可被串联，并可沿作为垂直于由行方向和列方向定义的平面的方向的高度方向堆叠。串选择晶体管SSTa和串选择晶体管SSTb可被串联，并可被布置在存储器单元MC1至存储器单元MC8与位线BL之间。地选择晶体管GSTa和地选择晶体管GSTb可被串联，并可被布置在存储器单元MC1至存储器单元MC8与共源线CSL之间。

在示例实施例中，第一虚拟存储器单元DMC1可布置在存储器单元MC1至存储器单元MC8与地选择晶体管GSTa和地选择晶体管GSTb之间。在示例实施例中，第二虚拟存储器单元DMC2可布置在存储器单元MC1至存储器单元MC8与串选择晶体管SSTa和串选择晶体管SSTb之间。

单元串CS11、单元串CS12、单元串CS21和单元串CS22的地选择晶体管GSTa和地选择晶体管GSTb可共同连接到地选择线GSL。在示例实施例中，相同行中的地选择晶体管可连接到相同的地选择线，而不同行中的地选择晶体管可连接到不同的地选择线。例如，第一行中的单元串CS11和单元串CS12的第一地选择晶体管GSTa可连接到第一地选择线，而第二行中的单元串CS21和单元串CS22的第一地选择晶体管GSTa可连接到第二地选择线。

在示例实施例中，虽然未示出，但是设置在距离(未示出)基底相同高度的地选择晶体管可连接到相同的地选择线，而设置在不同高度的地选择晶体管可连接到不同的地选择线。例如，单元串CS11、单元串CS12、单元串CS21和单元串CS22的第一地选择晶体管GSTa可连接到第一地选择线，而其第二地选择晶体管GSTb可连接到第二地选择线。

布置在距离基底(或选择晶体管GSTa和地选择晶体管GSTb)相同高度的存储器单元可共同连接到相同的字线，而布置在距离基底(或选择晶体管GSTa和地选择晶体管GSTb)不同高度的存储器单元可连接到不同的字线。例如，单元串CS11、单元串CS12、单元串CS21和单元串CS22的存储器单元MC1至存储器单元MC8可分别共同连接到第一字线WL1至第八字线WL8。

来自第一串选择晶体管SSTa中的在相同高度的属于相同行的串选择晶体管可连接到相同的串选择线，而属于不同行的串选择晶体管可连接到不同的串选择线。例如，第一行中的单元串CS11和单元串CS12的第一串选择晶体管SSTa可共同连接到串选择线SSL1a，而第二行中的单元串CS21和单元串CS22的第一串选择晶体管SSTa可共同连接到串选择线SSL2a。

类似地，来自第二串选择晶体管SSTb中的在相同高度的属于相同行的串选择晶体管可连接到相同的串选择线，而不同行中的串选择晶体管可连接到不同的串选择线。例如，第一行中的单元串CS11和单元串CS12的第二串选择晶体管SSTb可共同连接到串选择线SSL1b，第二行中的单元串CS21和单元串CS22的第二串选择晶体管SSTb可共同连接到串选择线SSL2b。

虽然未示出，但是在相同行的单元串的串选择晶体管可共同连接到相同的串选择线。例如，在第一行中的单元串CS11和单元串CS12的第一串选择晶体管SSTa和第二串选择晶体管SSTb可共同连接到相同的串选择线。在第二行中的单元串CS21和单元串CS22的第一串选择晶体管SSTa和第二串选择晶体管SSTb可共同连接到相同的串选择线。

在示例实施例中，在相同高度的虚拟存储器单元可使用相同的虚拟字线进行连接，而在不同高度的虚拟存储器单元可使用不同的虚拟字线进行连接。例如，第一虚拟存储器单元DMC1可连接到第一虚拟字线DWL1，而第二虚拟存储器单元DMC2可连接到第二虚拟字线DWL1。

图19中示出的第一存储器块BLK1可以是示例。例如，单元串的数量可增加或减少，单元串的行的数量和单元串的列的数量可根据单元串的数量来增加或减少。此外，在第一存储器块BLK1中，单元串(GST、MC、DMC和SST等)的数量可增加或减少，第一存储器块BLK1的高度可根据单元串的数量来增加或减少。此外，与单元晶体管连接的线(GSL、WL、DWL和SSL等)的数量可根据单元串(GST、MC、DMC和SST等)的数量来增加或减少。

图20是示出包括根据本发明构思的非易失性存储器系统的存储卡系统1000的框图。在示例实施例中，图20的存储卡系统1000可根据参照图1至图18描述的非易失性存储器系统的操作方法来操作。

参照图20，存储卡系统1000可包括控制器(存储器控制器)1100、非易失性存储器1200和连接器1300。

控制器1100可连接到非易失性存储器1200。控制器1100可被配置为访问非易失性存储器1200。例如，控制器1100可适合于控制非易失性存储器1200的全部操作(包括，但不限于：读取操作、写入操作、擦除操作和一个或多个后台操作)。后台操作可包括以下操作：损耗平衡管理、垃圾回收等。

控制器1100可提供非易失性存储器1200与主机之间的接口。控制器1100可被配置为驱动用于控制非易失性存储器1200的固件。

在示例实施例中，控制器1100可包括诸如(但不限于)以下项的元件：RAM、处理单元、主机接口和错误校正单元。

控制器1100可通过连接器1300与外部装置进行通信。控制器1100可基于特定通信协议与外部装置(例如，主机)进行通信。例如，控制器1100可通过各种通信协议(诸如，但不限于，通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-express(PCI-E)、先进技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)或非易失性存储器标准(NVMe))中的至少一个通信协议，与外部装置进行通信。

非易失性存储器1200可使用各种非易失性存储器装置(诸如，但不限于，电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋磁性RAM(STT-MRAM))来实现。

在示例实施例中，控制器1100和非易失性存储器1200可被集成在单个半导体装置中。在示例实施例中，控制器1100和非易失性存储器1200可被集成在单个半导体装置中，以形成固态硬盘(SSD)。控制器1100和非易失性存储器1200可被集成在单个半导体装置中，以构成存储卡。例如，控制器1100和非易失性存储器1200可被集成在单个半导体装置中，以构成存储卡，诸如，个人计算机内存卡国际协会(PCMCIA)卡、闪存卡(CF)、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、MMCmicro和eMMC)、SD卡(例如，SD、miniSD、MicroSD与SDHC)或通用闪存(UFS))。

非易失性存储器1200或存储卡系统1000可使用各种类型的封装进行安装。例如，非易失性存储器1200或存储卡系统1000可使用以下封装进行封装或安装：封装件上封装(POP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔封装件中芯片(Die in Waffle Pack)、芯片形式中的芯片(Die in Wafer Form)、、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(PMQFP)技术、小外形集成电路(SOIC)、紧小型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、封装中的系统(SIP)、多芯片封装(MCP)、芯片级制造封装(WFP)、芯片级处理堆叠封装(WSP)。

图21是示出包括根据本发明构思的实施例的非易失性存储器系统的固态硬盘(SSD)系统2000的框图。在示例实施例中，图21的SSD系统2000可根据参照图1至图17描述的方法来操作。

参照图21，固态硬盘(SSD)系统2000可包括主机2100和SSD 2200。SSD 2200可通过信号连接器2001与主机2100交换信号SIG，并可通过电力连接器2002而被提供电力PWR。SSD 2200可包括SSD控制器2210、多个闪存2221至闪存222n、辅助电源装置2230和缓冲存储器2240。

SSD控制器2210可响应于来自主机2100的信号SIG，控制闪存2221至闪存222n。闪存2221至闪存222n可在SSD控制器2210的控制下执行编程操作。

辅助电源装置2230可通过电力连接器2002连接到主机2100。辅助电源装置2230可从主机2100接收电力PWR，并可使用接收的电力PWR进行充电。当电力不是从主机2100平滑供应的时，辅助电源装置2230可将辅助电力供应到SSD 2200。在示例实施例中，辅助电源装置2230可被布置在SSD2200的内部或外部。例如，辅助电源装置2230可被放在主板或分开的印刷电路板上，以将辅助电力供应到SSD 2200。

缓冲存储器2240可用作SSD 2200的缓冲存储器。例如，缓冲存储器2240可暂时存储从主机2100或从闪存2221至闪存222n接收的数据，或可暂时存储闪存2221至闪存222n的元数据(例如，映射表)。缓冲存储器2240可包括易失性存储器(诸如，DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和SRAM)或非易失性存储器(诸如，FRAM、ReRAM、STT-MRAM和PRAM)。

图22是示出包括根据本发明构思的实施例的非易失性存储器系统的电子系统3000的框图。在示例实施例中，可使用能够使用或支持由移动行业处理器接口(MIPI)联盟提供的接口的数据处理装置来实现电子系统3000。在示例实施例中，可使用电子装置(诸如，便携式通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能电话或可穿戴设备)来实现电子系统3000。

参照图22，电子系统3000可包括应用处理器3100、显示器3220和图像传感器3230。应用处理器3100可包括主数字射频设备(DigRF)3110、显示器串行接口(DSI)主机3120、相机串行接口(CSI)主机3130和物理层3140。

DSI主机3120可通过DSI与显示器3220的DSI装置3225进行通信。在示例实施例中，光串行器SER可在DSI主机3120中实现。在示例实施例中，光串并转换器DES可在DSI装置3225中实现。

CSI主机3130可通过CSI与图像传感器3230的CSI装置3235进行通信。在示例实施例中，光串并转换器DES可在CSI主机3130中实现。在示例实施例中，光串行器SER可在CSI装置3235中实现。

电子系统3000还可包括用于与应用处理器3100进行通信的射频(RF)芯片3240。RF芯片3240可包括物理层3242、从DigRF 3244和天线3246。在示例实施例中，RF芯片3240的物理层3242和应用处理器3100的物理层3140可通过由MIPI联盟提供的DigRF接口彼此交换数据。

电子系统3000还可包括工作存储器3250和嵌入式/卡存储器3255。工作存储器3250和嵌入式/卡存储器3255可存储从应用处理器3100接收的数据。工作存储器3250和嵌入式/卡存储器3255可将存储在其中的数据提供给应用处理器3100。

工作存储器3250可暂时存储已被或将被应用处理器3100处理的数据。工作存储器3250可包括非易失性存储器(诸如，闪存、PRAM、MRAM、ReRAM或FRAM)或易失性存储器(诸如，SRAM、DRAM或SDRAM)。

无论电源如何，嵌入式/卡存储器3255都可存储数据。在示例实施例中，嵌入式/卡存储器3255可遵守UFS接口协议。然而，本发明构思的范围可不限于此。在示例实施例中，嵌入式/卡存储器3255可包括参照图1至图17描述的非易失性存储器系统。在示例实施例中，嵌入式/卡存储器3255可根据参照图1至图17描述的非易失性存储器系统的操作方法来操作。

电子系统3000可通过微波存取全球互通(WIMAX)3260、无线局域网(WLAN)3262和超宽带(UWB)3264等，与外部系统进行通信。

电子系统3000还可包括用于处理语音信息的扬声器3270和麦克风3275。在示例实施例中，电子系统3000还可包括用于处理位置信息的全球定位系统(GPS)装置3280。电子系统3000还可包括用于管理外围装置之间的连接的桥芯片3290。

在本发明构思的实施例中，非易失性存储器装置(NVM)可包括三维存储器阵列。可以以具有布置在与硅基底和存储器单元的操作有关的电路之上的有源区域(active area)的存储器单元的阵列的一个或多个物理级，单片(monolithically)形成三维存储器阵列。与存储器单元的操作有关的电路可位于基底中或基底上。术语“单片”可表示三维阵列中的每级的层直接设置在三维阵列中的低级的层上。

在本发明构思的实施例中，三维存储器阵列包括垂直定向的垂直NAND串，使得至少一个存储器单元位于另一存储器单元之上。至少一个存储器单元可包括电荷俘获层。每个垂直NAND串可包括位于存储器单元之上的至少一个选择晶体管。至少一个选择晶体管具有与存储器单元的结构相同的结构，并与存储器单元一起单片形成。

通过引用包含在这里的以下专利文件描述了针对三维存储器阵列的合适配置，其中，三维存储器阵列使用第7,679,133号美国专利、第8,553,466号美国专利、第8,559,235号美国专利和公开号为第2011/0233648号美国专利共享的字线和/或位线被配置为多个级。

根据本发明构思的上述实施例，非易失性存储器系统可基于已经对源块执行的P/E循环的次数来控制源块的回收操作。因此，可提供具有提高的性能和可靠性的非易失性存储器系统及其操作方法。

本发明构思的实施例通过基于已经对源块执行的编程和擦除循环的次数调整源块的回收策略，提供具有提高的性能的非易失性存储器系统的操作方法。

虽然已经参照示例性实施例对本发明构思进行了描述，但是本领域技术人员将清楚，在不脱离本发明构思的精神和范围的情况下可做出各种改变和修改。因此，应理解，上面的实施例不是限制性的，并且将理解，技术价值充分地影响本发明的等同范围。

虽然已经参照示例性实施例对本发明构思进行了描述，但是本领域技术人员将清楚，在不脱离本发明构思的精神和范围的情况下可做出各种改变和修改。因此，应理解，上面的实施例不是限制性的，而是示出性的。