存储器件及其操作方法与流程

本发明的实施例涉及半导体领域，更具体地涉及存储器件及其操作方法。

背景技术：

例如，由于包括高稳定性、高可靠性、简单结构、以及与互补金属氧化物半导体(cmos)工艺的兼容性的性能，电阻式存储器件已经被广泛地应用。电阻式存储器件是能够通过施加具有不同极性和电平的电压以改变电阻材料的电阻来存储数据的存储器件。

技术实现要素：

本发明的实施例提供了一种存储器件，包括：驱动器；汇集器，其中，所述驱动器和所述汇集器中的至少一个具有可调式电阻；存储器列，包括每个分别通过第一线和第二线在所述驱动器和所述汇集器之间电连接的多个电阻式存储单元；当基于反映在所述存储器列中的所述导通的电阻式存储单元的行位置的地址解码信息，导通所述电阻式存储单元中的一个时，所述驱动器配置为向所述汇集器提供流经所述第一线、所述导通的电阻式存储单元和所述第二线的写入电流，并且基于所述行位置调整所述可调式电阻。

本发明的实施例还提供了一种存储器件，包括：存储器列，包括多个电阻式存储单元；参考列，包括多个参考位单元；参考电阻器，配置为具有在所述电阻式存储单元的高状态电阻和低状态电阻之间的参考电阻并且电连接至所述参考列；以及感测单位，当基于地址解码信息导通所述电阻式存储单元中的一个和位置上对应的一个所述参考位单元时，所述感测单位配置为感测由所述存储器列流出的读取电流和由所述参考列和所述参考电阻器流出的参考电流。

本发明的实施例还提供了一种存储器件的操作方法，包括：基于反映存储器列中的导通的电阻式存储单元的行位置的地址解码信息导通所述存储器列中的多个电阻式存储单元中的一个，其中，所述电阻式存储单元中的每个都分别通过第一线和第二线在驱动器和汇集器之间电连接；基于所述地址解码信息，调整所述驱动器和所述汇集器中的至少一个的可调式电阻；以及由所述驱动器向所述汇集器提供流经所述第一线、所述导通的电阻式存储单元和所述第二线的写入电流。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1是根据本发明的各个实施例的存储器件的电路图；

图2a是根据本发明的各个实施例的图1的存储器件的一部分的简化电路图；

图2b是根据本发明的各个实施例的图1的存储器件的一部分的简化电路图；

图3a是根据本发明的各个实施例的图1的存储器件的一部分的简化电路图；

图3b是根据本发明的各个实施例的图1的存储器件的一部分的简化电路图；

图4a是根据本发明的各个实施例的图1的存储器件的一部分的简化电路图；

图4b是根据本发明的各个实施例的图1的存储器件的一部分的简化电路图；

图5a和图5b是根据本发明的各个实施例的图1的汇集器(sinker)的配置的示例性变型；

图5c和图5d是根据本发明的各个实施例的图1的驱动器的配置的示例性变型；

图6是根据本发明的各个实施例示出的图1的存储器件的操作的方法的流程图；

图7是根据本发明的可选实施例的存储器件的电路图；

图8是根据本发明的各个实施例的图1的存储器件的简化部分的电路图；

图9是根据本发明的各个实施例的用于驱动图8中的参考电阻器的电阻器驱动单位的电路图；以及

图10是根据本发明的各个实施例的图9中的驱动金属氧化物半导体电阻器的操作的电流对电压的曲线。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

本说明书中使用的术语通常具有其在本领域中以及在使用每一个术语的具体的内容中的普通含义。该说明书中的实例(包括本文所讨论的任何术语的实例)的使用仅是示例性的，并且绝非限制本发明或任何典型术语的范围以及含义。同样，本发明不限于本说明书中给出的各个实施例。

应该理解，虽然此处可以使用第一、第二等术语描述各个元件，但是这些元件不应该由这些术语限制。这些术语用于将一个元件与另一个元件区别开。例如，在不背离本发明的范围的情况下，可以将第一元件叫做第二元件，并且类似地，可以将第二元件叫做第一元件。如本文所使用的，术语“和/或”包括一个或多个所列的相关联项目的任何以及所有的组合。

如本文所使用的，术语“包含”、“包括”、“具有”、“含有”、“涉及”等应该理解为开放式的，即，表示包括但不限制。

在整个说明书中，参考“一个实施例”或“实施例”表示结合该实施例所描述的特别的部件、结构、实施方式或特征包括在本发明的至少一个实施例中。因此，在整个说明书的多个地方中的短语“在一个实施例中”或“在实施例中”的使用没有必要均指的是相同的实施例。此外，特别的部件、结构、实施方式或特征可以在一个或多个实施例中以任何合适的方式结合。

现在参考图1。图1是根据本发明的各个实施例的存储器件100的电路图。

为了说明，存储器件100包括成排成列布置的存储器阵列110。存储器阵列110包括多个电阻式存储单元115，每个电阻式存储单元115设置在一个存储器行和一个存储器列的交叉点处。为了简洁，在图1中仅标出一个电阻式存储单元115。图1中相似的电阻式存储单元中的每个也被称为电阻式存储单元115。

在一些实施例中，电阻式存储单元115中的每个是磁阻式随机存取存储器(mram)，并且在一些其它实施例中，电阻式存储单元115中的每个是电阻式随机存取存储(rram)。在一些实施例中，电阻式存储单元115中的每个是一个晶体管和一个电阻器的结构(1t1r)。直观地说，在图1中，电阻式存储单元115的每个示例性地示出为串联电连接的晶体管mt和电阻器mr。

电阻式存储单元115中的每个具有基于在其上执行的写入操作可互换的高阻态和低阻态。为了说明，电阻式存储单元115中的每个在又称为“高状态电阻”的高阻态下的电阻高于其在又称为“低状态电阻”的低阻态下的电阻。在操作中，通过对其施加的写入电流修改电阻式存储单元115的电阻状态。

为了说明的目的，提供了在图1中示出的电阻式存储单元115的类型和配置。电阻式存储器件115的各种类型和配置在本发明设想的范围内。

在一些实施例中，存储器件100还包括驱动器120、驱动器125、汇集器130和汇集器135。为了说明，在一个存储器列中的每个电阻式存储单元115通过，为了说明，源极线sl[0]、…和sl[n]中的一个电连接至驱动器120。另外，在一个存储器列中的每个电阻式存储单元115通过，为了说明，位线bl[0]、…和bl[n]中的一个，电连接至汇集器135。

在一些实施例中，在一个存储器列中的每个电阻式存储单元115通过，为了说明，位线bl[0]、…和bl[n]中的一个，还电连接至驱动器125。另外，在一个存储器列中的每个电阻式存储单元115通过，为了说明，源极线sl[0]、…和sl[n]中的一个，还电连接至汇集器130。

为了图1中标注的电阻式存储单元115的说明，电阻式存储单元115分别通过源极线sl[0]和位线bl[0]电连接至驱动器120和汇集器135。另外，图1中标注的电阻式存储单元115还分别通过位线bl[0]和源极线sl[0]电连接至驱动器125和汇集器130。为了说明，提供了图1中标注的电阻式存储单元115。图1中类似的电阻式存储单元像图1中标注的电阻式存储单元115配置，并且为了说明的简明，不再详细描述它们。

在一些实施例中，存储器件100还包括开关的组，并且每组对应于一列电阻式存储单元115。为了在图1中说明，开关p1、p2、n1和n2的组对应于电连接至位线bl[0]和源极线sl[0]的存储器列。开关p3、p4、n3和n4的组对应于电连接至位线bl[n]和源极线sl[n]的存储器列。上述每组开关配置为选择对应的列以执行写入操作。

为了图1中的说明，开关p1在驱动器125和位线bl[0]之间电连接。开关p2在驱动器120和源极线sl[0]之间电连接。开关p1和开关p2同时受到选择信号wr[0]的控制。

开关n1在汇集器135和位线bl[0]之间电连接。开关n2在汇集器130和源极线sl[0]之间电连接。开关n1和开关n2同时受到选择信号mux[0]的控制。

在一些实施例中，开关p1和开关p2是p型晶体管并且开关n1和开关n2是n型晶体管。在操作中，当选择信号wr[0]处于低状态并且选择信号mux[0]处于高状态时，开关p1、开关p2、开关n1和开关n2导通。因此，选择对应于位线bl[0]和源极线sl[0]的电阻式存储单元115的列以执行写入操作。

为了另外的说明，开关p3在驱动器125和位线bl[n]之间电连接。开关p4在驱动器120和源极线sl[n]之间电连接。开关p3和开关p4同时受到选择信号wr[n]的控制。

开关n3在汇集器135和位线bl[n]之间电连接。开关n4在汇集器130和源极线sl[n]之间电连接。开关n3和开关n4同时受到选择信号mux[n]的控制。

在一些实施例中，开关p3和开关p3是p型晶体管并且开关n3和开关n3是n型晶体管。在操作中，当选择信号wr[n]处于低状态并且选择信号mux[n]处于高状态时，开关p3、开关p4、开关n1和开关n4导通，从而使得选择对应于位线bl[0]和源极线sl[0]的电阻式存储单元115的列以执行写入操作。

为了说明的目的，提供了图1中示出的开关p1至开关p4以及开关n1至开关n4的详细电路。用于执行列选择的各种电路在本发明的预期范围内。另外，提供本发明论述的开关是为了说明的目的。各种类型的开关在本发明预想的范围内。

为了说明，在一个存储器行中的每个电阻式存储单元115电连接至字线，例如，字线wl[0]、…wl[m-1]和wl[m]中的一个。在操作中，根据来自对应的字线的控制信号控制选择的存储器列中的电阻式存储单元115中的一个以导通以执行写入操作。为了说明，根据来自字线wl[0]的控制信号控制选择的存储器列中的第一存储器行中的电阻式存储单元115以导通。

在一些实施例中，至少基于地址解码信息(未标记)生成选择信号wr[0]至wr[n]和mux[0]至mux[n]以及通过字线wl[0]至wl[m]传输的控制信号。地址解码信息反映存储器列中导通的电阻式存储单元115的行位置。

结果，基于选择信号和控制信号，选择一个存储器列中的电阻式存储单元115中的一个以执行写入操作。为了说明，当根据选择信号wr[0]和选择信号mux[0]导通开关p1、p2、n1和n2以及通过字线wl[0]传输控制信号时，在第一存储器列和第一存储器行中设置的电阻式存储单元115上执行写入操作。

为了执行写入操作，通过信号sld或bld激活驱动器120和125中的一个以提供写入电流。此外，分别与驱动器120和125互补的汇集器130和135分别由信号sls和bls激活。

为了说明，控制驱动器120以通过信号sld导通以向导通的电阻式存储单元115提供流经对应于选择的存储器列的源极线中的一个(例如，源极线sl[0])的写入电流iw1。控制汇集器135以通过信号bls导通以吸收从导通的电阻式存储单元115流经对应于选择的存储器列的位线中的一个(例如，位线bl[0])的写入电流iw1。在这样的情况下，驱动器125和汇集器130分别被信号bld和sls禁用。

为了另外的说明，控制驱动器125以通过信号bld导通以向导通的电阻式存储单元115提供流经对应于选择的存储器列的位线中的一个(例如，位线bl[0])的写入电流iw2。控制汇集器130以通过信号sls导通以吸收从导通的电阻式存储单元115流经对应于选择的存储器列的源极线中的一个(例如，源极线sl[0])的写入电流iw2。在这样的情况下，驱动器120和汇集器135分别被信号sld和bls禁用。

在一些实施例中，当驱动器120和汇集器135用于执行写入操作时，驱动器120和汇集器135中的一个具有可调式电阻。基于存储器列中导通的电阻式存储单元115的行位置，调整可调式电阻。

现在参照图2a和图2b。图2a是根据本发明的各个实施例的如图1中示出的驱动器120、对应于字线wl[0]的导通的电阻式存储单元115、汇集器135、源极线sl[0]和位线bl[0]的简化电路图。图2b是根据本发明的各个实施例的如图1中示出的驱动器120、对应于字线wl[m]的导通的电阻式存储单元115、汇集器135、源极线sl[0]和位线bl[0]的简化电路图。

直观地说,驱动器120包括电连接至电压源vch的p型晶体管pd。控制驱动器120以通过信号sld导通以提供写入电流iw1。

汇集器135包括电连接至接地电位gnd的三个并联的电阻式单位。为了说明，电阻式单位是n型晶体管ns1、ns2和ns3。

根据导通的电阻式存储单元115的不同行位置，不同数量的n型晶体管ns1、ns2和ns3被控制以通过信号bls导通从而吸收写入电流iw1。在一些实施例中，信号bls包括位的倍数以分别控制n型晶体管ns1、ns2和ns3的操作。

直观地说，在图2a中，对应于字线wl[0]的导通的电阻式存储单元115的行位置靠近驱动器120。在这样的情况下，由源极线sl[0]导致的电阻小于由沿着电流流经路径的位线bl[0]导致的电阻。

结果，包括，例如，所有三个n型晶体管ns1、ns2和ns3的更多的n型晶体管被控制以被导通。相应地，汇集器135的电阻变得更小。

直观地说，在图2b中，对应于字线wl[m]的导通的电阻式存储单元115的行位置远离驱动器120。在这样的情况下，由源极线sl[0]导致的电阻大于由沿着电流流经路径的位线bl[0]导致的电阻。

结果，包括，例如，一个n型晶体管ns1的更少的n型晶体管被控制以被导通。相应地，汇集器135的电阻变得更大。

在一些方法中，当导通的电阻式存储单元的行位置不同时，源极线和位线的导线电阻之间比率不同。导线电阻之间的失衡导致施加于导通的电阻式存储单元的写入电压不同。这些方法有可能引起可靠性问题。

与上述方法相比，汇集器135的可调试电阻根据本发明中的导通的电阻式存储单元115的不同行位置变化。补偿源极线和位线的导线电阻之间的失衡。施加于与不同行位置对应的导通的电阻式存储单元115的写入电压被控制在相同范围内。因此，改善了可靠性问题。

现在参考图3a。图3a和图2b。图3a是根据本发明的各个实施例的如图1中示出的驱动器125、对应于字线wl[0]的导通的电阻式存储单元115、汇集器130、源极线sl[0]和位线bl[0]的简化电路图。图3b是根据本发明的各个实施例的如图1中示出的驱动器120、对应于字线wl[m]的导通的电阻式存储单元115、汇集器130、源极线sl[0]和位线bl[0]的简化电路图。

直观地说,汇集器130包括电连接至接地电位gnd的n型晶体管ns。汇集器130被控制以通过信号sls导通以吸收写入电流iw2。

驱动器125包括电连接至电压源vch的三个并联的电阻式单位。为了说明，电阻式单位是p型晶体管pd1、pd2和pd3。

根据导通的电阻式存储单元115的不同行位置，不同数量的p型晶体管被控制以通过信号bld导通从而提供写入电流iw2。在一些实施例中，信号bld包括位的倍数以分别控制p型晶体管pd1、pd2和pd3的操作。

直观地说，在图3a中，对应于字线wl[0]的导通的电阻式存储单元115的行位置靠近驱动器125。在这样的情况下，由位线bl[0]导致的电阻小于由沿着电流流经路径的源极线sl[0]导致的电阻。

结果，包括，例如，仅一个p型晶体管pd1的更少的p型晶体管被控制以被导通。相应地，驱动器125的电阻变得更大。

直观地说，在图3b中，对应于字线wl[m]的导通的电阻式存储单元115的行位置远离驱动器125。在这样的情况下，由位线bl[0]导致的电阻大于由沿着电流流经路径的源极线sl[0]导致的电阻。

结果，包括，例如，所有三个p型晶体管pd1、pd2和pd3的更多数量的p型晶体管被控制以被导通。相应地，驱动器125的电阻变得更小。

如上所述，在一些方法中，当导通的电阻式存储单元的行位置不同时，源极线和位线的导线电阻之间比率也不同。导线电阻之间的失衡导致施加于导通的电阻式存储单元的写入电压不同。这些方法有可能引起可靠性问题。

与上述方法相比，驱动器125的可调试电阻根据导通的电阻式存储单元115的不同行位置变化。补偿源极线和位线的导线电阻之间的失衡。施加于与不同行位置对应的导通的电阻式存储单元115的写入电压被控制在相同范围内。因此，改善了可靠性问题。

现在参考图4a和图4b。图4a是根据本发明的各个实施例的如图1中示出的驱动器120、对应于字线wl[0]的导通的电阻式存储单元115、汇集器135、源极线sl[0]和位线bl[0]的简化电路图。图4b是根据本发明的各个实施例的如图1中示出的驱动器120、对应于字线wl[m]的导通的电阻式存储单元115、汇集器135、源极线sl[0]和位线bl[0]的简化电路图。

在一些实施例中，驱动器120和汇集器135均具有可调式电阻。直观地说，驱动器120包括电连接至电压源vch的三个并联的电阻式单位。为了说明，电阻式单位是p型晶体管pd1、pd2和pd3。此外，汇集器135包括电连接至接地电位gnd的三个并联的电阻式单位。为了说明，电阻式单位是n型晶体管ns1、ns2和ns3。

根据导通的电阻式存储单元115的行位置，汇集器135中的不同数量的n型晶体管被控制以通过信号bls导通从而吸收写入电流iw1，并且驱动器120中的p型晶体管被控制以通过信号sld导通从而吸收写入电流iw1。

直观地说，在图4a中，对应于字线wl[0]的导通的电阻式存储单元115的行位置靠近驱动器120。在这样的情况下，由源极线sl[0]导致的电阻小于由沿着电流流经路径的位线bl[0]导致的电阻。

结果，包括，例如，所有三个n型晶体管ns1、ns2和ns3的更多数量的n型晶体管被控制以被导通。相应地，汇集器135的电阻变得更小。另外，诸如仅一个p型晶体管pd1的更少数量的p型晶体管被控制以被导通。相应地，驱动器120的电阻变得更大。

直观地说，在图4b中，对应于字线wl[m]的导通的电阻式存储单元115的行位置远离驱动器120。在这样的情况下，由源极线sl[0]导致的电阻大于由沿着电流流经路径的位线bl[0]导致的电阻。

结果，包括，例如，仅一个n型晶体管ns1的更少数量的n型晶体管被控制以被导通。相应地，汇集器135的电阻变得更大。另外，诸如所有三个p型晶体管pd1、pd2和pd3的更多数量的p型晶体管被控制以被导通。相应地，驱动器120的电阻变得更小。

如上所述，在其它方法中，当导通的电阻式存储单元115的行位置不同时，源极线和位线的导线电阻之间比率也不同。导线电阻之间的失衡导致施加于导通的电阻式存储单元115的写入电压不同。这些方法有可能引起可靠性问题。

与上述方法相比，驱动器125和汇集器135的可调试电阻均根据导通的电阻式存储单元115的不同行位置变化。补偿源极线和位线的导线电阻之间的失衡。施加于与不同行位置对应的导通的电阻式存储单元115的写入电压被控制在相同范围内。因此，改善了可靠性问题。

为了说明的目的，提供了在图2a、图2b、图3a、图3b、图4a和图4b中示出的通过p型晶体管和n型晶体管实现的电阻式单位。包括，例如，金属氧化物半导体(mos)晶体管、金属电阻器、多晶硅电阻器、或上述的组合的各种类型的电阻式单位在本发明的设想的范围内。另外，电阻式单位的各种数量和配置都在本发明的预期范围内。

现在参考图5a至图5d。图5a和图5b是根据本发明的各个实施例的图1中的汇集器135的配置的示例性变型。图5c和图5d是根据本发明的各个实施例的图1中的驱动器125的配置的示例性变型。

在图5a和图5c中的一些实施例中，汇集器135和驱动器125均包括具有不同尺寸的晶体管，不同的尺寸包括，例如，沟道宽度和沟道长度的比率(w/l比率)。为了说明，汇集器135包括分别具有w/l_o、w/l_k和w/l_n的w/l比率的n型晶体管ns1、ns2和ns3，其中，l_o<l_k<l_n。驱动器125包括分别具有w/l_o、w/l_k和w/l_n的w/l比率的p型晶体管pd1、pd2和pd3，其中，l_o<l_k<l_n。

由于不同的w/l比率，晶体管具有不同的电阻。因此完成汇集器135和驱动器125的可调式电阻的不同组合。

为了说明，在图5b和图5d中，汇集器135和驱动器125均包括或串联或并联电连接的晶体管和电阻器。在图5b中，汇集器135包括电连接至电阻器r1并且还并联电连接至n型晶体管ns2的n型晶体管ns1。n型晶体管ns1、ns2和电阻器r1的组合串联电连接至电阻r2并且还并联电连接至n型晶体管ns3。

在图5d中，驱动器125包括电连接至电阻器r3并且还并联电连接至p型晶体管pd2的p型晶体管pd1。p型晶体管pd1、pd2和电阻器r3的组合串联电连接至电阻r4并且还并联电连接至p型晶体管pd3。

由于附加电阻的连接，包括晶体管和电阻器的电阻式单位具有不同的电阻。因此完成汇集器135和驱动器125的可调式电阻的不同组合。

现在参考图6。图6是根据本发明的各个实施例示出的图1的存储器件100的操作的方法600的流程图。为了说明，通过方法600描述图1中的存储器件100的操作。

参照图6中的方法600，在操作605中，基于反映存储器列中导通的电阻式存储单元115的行位置的地址解码信息，导通对应于源极线sl[0]和位线bl[0]的选择的存储器列中的电阻式存储单元115中的一个。

在操作610中，基于行位置，调整驱动器120和汇集器135中的至少一个的可调式电阻。

在操作615中，驱动提120向汇集器135提供流经源极线sl[0]、导通的电阻式存储单元115和位线bl[0]的写入电流iw1。

现在参考图7。图7是根据本发明的可选实施例的存储器件700的电路图。

为了说明，存储器件700包括如图1中所示的成排成列布置的存储器阵列110。存储器阵列110包括电阻式存储单元115，每个电阻式存储单元115设置在一个存储器行和一个存储器列的交叉点处。图7中示出的存储器阵列110的配置与图1中示出的存储器阵列110相同。结果，在此不讨论存储器阵列110的详细描述。

与图1中的存储器件100相比，在一些实施例中，存储器件700还包括参考列710。参考列710包括多个参考位单元715。在一些实施例中，参考位单元715中的每个包括晶体管rt并且不具有如电阻式存储单元115的可互换阻态。

此外，在一些实施例中，存储器件700还包括电连接至参考列710的参考电阻器720。参考电阻器720配置为具有在电阻式存储单元115的高状态电阻和低状态电阻之间的参考电阻。在一些实施例中，参考电阻式是电阻式存储单元115的高状态电阻和低状态电阻之间的中值。

在一些实施例中，参考电阻器720包括在线性区域中导通的金属氧化物半导体(mos)电阻器725以响应于驱动电压vr，从而将参考电阻保持在高状态电阻和低状态电阻之间的中值处。

存储器件700还包括感测单位730。为了说明，在一个存储器列中的每个电阻式存储单元115通过，例如，源极线sl[0]、…和sl[n]中的一个的源极线电连接至感测单元730。此外，在一个存储器列中的每个电阻式存储单元115通过，例如，位线bl[0]、…和bl[n]中的一个的位线电连接至感测单元730。

此外，参考位单元715中的每个通过参考源极线resl电连接至感测单位730。此外，参考位单元715中的每个通过参考位线rebl电连接至感测单位730。

在一些实施例中，存储器件700还包括开关的多个组，并且每组对应于一列电阻式存储单元115。为了说明，开关n5、n6、n1和n2的组对应于电连接至位线bl[0]和源极线sl[0]的存储器列。开关n7、n8、n3和n4的组对应于电连接至位线bl[n]和源极线sl[n]的存储器列。上述每组开关配置为选择一个对应的列以执行读取操作。

为了说明，开关n5在感测单位730和位线bl[0]之间电连接。开关n5受到选择信号rdb[0]的控制。开关n6在感测单位730和源极线sl[0]之间电连接。开关n6受到选择信号rds[0]的控制。

开关n1在汇集器135和位线bl[0]之间电连接。开关n2在汇集器130和源极线sl[0]之间电连接。开关n1和开关n2分别受到选择信号muxb[0]和muxs[0]的控制。

在一些实施例中，开关n1、n2、n5和n6是n型晶体管。在操作中，当选择信号rdb[0]和rds[0]中的一个处于高状态并且选择信号muxb[0]和muxs[0]中的对应的一个处于高状态时，开关n1和开关n2中的一个、以及开关n5和开关n6中的一个被导通，从而选择对应于位线bl[0]和源极线sl[0]的电阻式存储单元115的列以执行读取操作。

例如，当选择信号rds[0]和muxb[0]处于高状态并且选择信号rdb[0]和muxs[0]处于低状态时，开关n6和开关n1被导通而开关n5和开关n2切断，从而读取电流(未示出)流经开关n6、源极线sl[0]、由对应的字线激活的电阻式存储单元115、位线bl[0]、开关n1以及进一步至汇集器135以完成源极线读取操作。

另一方面，当选择信号rdb[0]和muxs[0]处于高状态并且选择信号rds[0]和muxb[0]处于低状态时，开关n5和开关n2被导通而开关n6和开关n1切断，从而读取电流(未示出)流经开关n5、位线bl[0]、由对应的字线激活的电阻式存储单元115、源极线sl[0]、开关n2以及进一步至汇集器130以完成位线读取操作。

为了说明，开关n7在感测单位730和位线bl[n]之间电连接。开关n7受到选择信号rdb[n]的控制。开关n8在感测单位730和源极线sl[n]之间电连接。开关n8受到选择信号rds[n]的控制。

开关n3在汇集器135和位线bl[n]之间电连接。开关n4在汇集器130和源极线sl[n]之间电连接。开关n3和开关n4分别受到选择信号muxb[n]和muxs[n]的控制。

在一些实施例中，开关n3、n4、n7和n8是n型晶体管。在操作中，当选择信号rdb[n]和rds[n]中的一个处于高状态并且选择信号muxb[n]和muxs[n]中的对应的一个处于高状态时，开关n3和开关n4中的一个、以及开关n7和开关n8中的一个被导通，从而选择对应于位线bl[n]和源极线sl[n]的电阻式存储单元115的列以执行读取操作。

为了说明，当选择信号rds[n]和muxb[n]处于高状态并且选择信号rdb[n]和muxs[n]处于低状态时，开关n8和开关n3被导通而开关n7和开关n4切断，从而读取电流(未示出)流经开关n8、源极线sl[n]、由对应的字线激活的电阻式存储单元115、位线bl[n]、开关n3以及进一步至汇集器135以完成源极线读取操作。

另一方面，当选择信号rdb[n]和muxs[n]处于高状态并且选择信号rds[n]和muxb[n]处于低状态时，开关n7和开关n4被导通而开关n8和开关n3切断，从而读取电流(未示出)流经开关n7、位线bl[n]、由对应的字线激活的电阻式存储单元115、源极线sl[n]、开关n4以及进一步至汇集器130以完成位线读取操作。

为了说明的目的，提供了图7中示出的开关n1至开关n8的详细电路。用于执行列选择的各种电路在本发明的预期范围内。

在一些实施例中，存储器件700还包括每个开关用于选择参考列710以执行读取操作的开关的组。

为了说明，开关n9在感测单位730和参考源极线resl之间电连接。开关n9受到选择信号refsl的控制。开关n10在感测单位730和参考位线rebl之间电连接。开关n10受到选择信号refbl的控制。

开关n11在参考电阻器720和参考源极线resl之间电连接。开关n12在参考电阻器720和参考位线rebl之间电连接。开关n11和开关n12受到选择信号muxsr和muxbr的控制。

在一些实施例中，开关n9、n10、n11和n12是n型晶体管。在操作中，当选择信号refsl和refbl中的一个处于高状态并且选择信号muxsr和muxbr中的对应的一个处于高状态时，开关n9和开关n10中的一个、以及开关n11和开关n12中的一个被导通，从而选择参考列710以执行读取操作。

为了说明，在一个存储器行中的每个电阻式存储单元115电连接至字线，例如，字线wl[0]、…wl[m-1]和wl[m]中的一个。

在操作中，根据来自对应的字线的控制信号控制存储器列中的电阻式存储单元115中的一个以导通以执行读取操作。例如，根据来自字线wl[0]的控制信号控制，例如，第一存储器列的选择的存储器列中的第一存储器行中的电阻式存储单元115以导通。

另外，对应于一个存储器行中的每个参考位单元715电连接至字线，例如，字线wl[0]、…wl[m-1]和wl[m]中的一个。

在操作中，根据来自对应的字线的控制信号控制参考列710中的参考位单元715中的一个以导通以执行写入操作。例如，根据来自字线wl[0]的控制信号控制第一存储器行中的参考位单元715以导通。

在一些实施例中，基于地址解码信息生成选择信号rdb[0]、rds[0]、rdb[n]、rds[n]、refsl、refbl、muxb[0]至muxb[n]、muxs[0]至muxs[n、muxsr和muxbr。

结果，基于选择信号和控制信号，选择电阻式存储单元115中的一个以执行读取操作。例如，当根据选择信号rdb[0]、rds[0]、muxb[0]和muxs[0]导通开关n1、n2中的一个和开关n5、n6中的一个，并且通过字线wl[0]传输控制信号时，基于在第一存储器列和第一存储器行中设置的电阻式存储单元115执行读取操作。

此外，基于选择信号和控制信号，选择参考位单元715中的一个以执行读取操作。当根据选择信号refsl、refbl、muxsr和muxbr导通开关n9、n10中的一个和开关n11、n12中的一个，并且通过字线wl[0]传输控制信号时，基于在参考列710中设置的参考位单元715执行读取操作。

为了说明，当选择信号refsl和muxbr处于高状态且选择信号refbl和muxsl处于低状态时，开关n9、n10被导通而开关n11、n12被切断。因此，读取电流(未标注)流经开关n9、参考源极线resl、由对应的字线激活的参考位单元715、参考位线rebl、开关n12并且进一步至参考电阻器720。结果，完成源极线读取操作。

在另一方面，当选择信号refbl和muxsl处于高状态且选择信号refsl和muxbr处于低状态时，开关n10、n11被导通而开关n9、n12被切断。因此，读取电流(未标注)流经开关n10、参考位线rebl、由对应的字线激活的参考位单元715、参考源极线resl、开关n11并且进一步至参考电阻器720。结果，完成位线读取操作。

在操作中，当基于地址解码信息导通电阻式存储单元115和位置上对应的一个参考位单元715中的一个时，感测单位730配置为感测由选择的存储器列流出(drain)的读取电流i单元，并且感测由参考列710和参考电阻器720流出的参考电流i参考。感测单位730还在读取电流i单元和参考电流i参考之间进行比较以确定导通的电阻式存储单元115的电阻状态。

在一些实施例中，当读取电流i单元大于参考电流i参考时，确定导通的电阻式存储单元115具有低状态电阻。当比较器确定读取电流i单元小于参考电流i参考时，确定导通的电阻式存储单元115具有高状态电阻。

现在参考图8。图8是根据本发明的各个实施例的简化的选择存储器列的电路图，例如，对应于源极线sl[0]和位线bl[0]的存储器列、简化的参考列710和感测单位730。

为了说明，示例性示出了对应于选择的存储器列的导通的电阻式存储单元115、开关n1、源极线sl[0]和位线bl[0]。示例性示出了对应于参考列710的导通的参考位单元715、参考电阻器720、开关n11、参考位线rebl以及参考源极线resl。

感测单位730包括存储驱动器mpd和参考驱动器rpd。在一些实施例中，存储驱动器mpd和参考驱动器rpd中的每个包括电连接为电流镜的p型晶体管和存储驱动器mpd和参考驱动器rpd。在一些实施例中，存储驱动器mpd和参考驱动器rpd具有相同的尺寸以具有相同的驱动能力。

电阻式存储单元115的每个，例如，图8中示出的电阻式存储单元115，电连接至存储驱动器mpd以从存储驱动器mpd排出电流作为读取电流i单元。参考位单元715的每个，例如，图8中示出的参考位单元715，电连接至参考驱动器rpd以从参考驱动器rpd排出电流作为参考电流i参考。

感测单位730还包括通过存储读取节点mre电连接至位线bl[0]并且通过存储感测节点mse电连接至存储驱动器mpd的存储钳位晶体管mct。在操作中，当存储驱动器mpd向位线bl[0]提供第一电流i1时，存储钳位晶体管mct配置为将存储读取节点mre钳位在固定读取电压处。

感测单位730还包括通过参考读取节点rre电连接至参考位线rebl并且通过参考感测节点rse电连接至参考驱动器rpd的参考钳位晶体管rct。在操作中，当参考驱动器rpd提供等同于第一电流i1的第二电流i2时，参考钳位晶体管rct配置为将参考读取节点rre钳位在同一固定读取电压处。

感测单位730还包括配置为感测存储感测节点mse和参考感测节点rse之间的电压差的比较器800。读取电流i单元和参考电流i参考分别流经存储感测节点mse和参考感测节点rse。

当导通的电阻式存储单元115具有低状态电阻时，导通的电阻式存储单元115的电阻变成小于参考电阻器720的电阻。因此，存储感测节点mse处的电压变成小于参考感测节点rse处的电压。

相反地，当导通的电阻式存储单元115具有高状态电阻时，导通的电阻式存储单元115的电阻变成大于参考电阻器720的电阻。因此，存储感测节点mse处的电压变成大于参考感测节点rse处的电压。

基于存储感测节点mse处的电压和参考感测节点rse处的电压之间的比较，感测单元730确定导通的电阻式存储单元115的电阻状态。

在一些实施例中，当存储感测节点mse处的电压小于参考感测节点rse处的电压，感测单位730生成具有低状态的读出信号rd。此外，当存储感测节点mse处的电压大于参考感测节点rse处的电压，感测单位730生成具有高状态的读出信号rd。

在一些方法中，使用两个参考列，其中，它们中的每个包括高阻态参考单元和低阻态参考单元。根据对应于高阻态和低阻态的中值的两个参考列生成参考电流。在这样的方法中，由于两个参考列之间的工艺变化，读取裕量被侵蚀。

比较上述方法，参考电阻器720用于操作具有高状态电阻和低状态电阻的中值的电阻。由于参考电阻器720，不同参考列之间没有工艺变化的问题。参考列的组件和面积不仅小得多，读取裕量也从此得到改善。

此外，由导通的参考位单元715、参考位线rebl和参考源极线resl导致的电阻与由导通的电阻式存储单元115、位线bl[0]和源极线sl[0]导致的电阻相等。结果，无论导通的电阻式存储单元115的位置在哪里，保持读取电流i单元和参考电流i参考之间的比较的精确度。

为了说明的目的，提供了图7和图8中示出的具有一个金属氧化物半导体(mos)725的参考电阻器720。金属氧化物半导体(mos)电阻器的各种数量和配置在本发明预习的范围内。例如，在各个实施例张，在参考电阻720中包括多个并联的金属氧化物半导体(mos)电阻器。因此，根据被控制以导通的金属氧化物半导体(mos)电阻器的数量，微调电阻。

在一些实施例中，参考电阻器720的操作受到电阻器驱动单位(如在图9中标注)控制。控制参考电阻器720的操作的各种单位或电路在本发明的预期范围内。

现在参考图9。图9是根据本发明的各个实施例的用于驱动图8中的参考电阻器720的电阻器驱动单位的电路图。

为了说明，电阻器驱动单位900包括与参考电阻器中的金属氧化物半导体电阻器725相同的驱动金属氧化物半导体电阻器910。此外，驱动金属氧化物半导体电阻器910在线性区域中被导通以响应于导通金属氧化物半导体电阻器725的驱动电压vr。

电阻器驱动单位900还包括具有与参考驱动器rpd相同的驱动能力的电流源920并且配置为通过反馈节点fe向驱动金属氧化物半导体电阻器910提供电流i3。在一些实施例中，电流源920具有非零的温度系数，从而沿着不同的环境条件微调电流id。

电阻器驱动单位900还包括驱动比较器930以将反馈节点fe的反馈电压vd与预设电压v读取进行比较以生成驱动电压vr。

现在参照图9来参考图10。图10是根据本发明的各个实施例的图9中的驱动金属氧化物半导体电阻器910的操作的电流对电压(i-v)曲线。

直观地说，在线性区域中操作驱动金属氧化物半导体电阻器910，其中，驱动金属氧化物半导体电阻器910的栅源电压vgs是驱动电压vr。结果，预设电压v读取被预定，从而流经驱动金属氧化物半导体电阻器910的电流id被设定为值i_rl和值i_rh的中值。

在一些实施例中，当导通的电阻式存储单元115具有低状态电阻时，值i_rl等于读取电流i单元的数值。当导通的电阻式存储单元115具有高状态电阻时，值i_rh等于读取电流i单元的数值。结果，驱动金属氧化物半导体电阻器910的电阻控制为低状态电阻和高状态电阻的中值。

如上所述，金属氧化物半导体电阻器725与驱动金属氧化物半导体电阻器910相同。因此，金属氧化物半导体电阻器725的电阻也被控制为低状态电阻和高状态电阻的中值。

为了说明的目的，提供了图9中示出的用于驱动参考电阻器720的电阻器驱动单位900的配置。各种配置在本发明的预期范围内。

为了说明的目的，提供本发明中的组件的操作。本发明中的组件的各种操作在本发明的预期范围内。例如，本发明中讨论的与写入操作相关联的组件能够在读取操作中相应地操作，并且本发明中讨论的与读取操作相关联的组件能够在写入操作中相应地操作。

在一些实施例中，公开了一种包括驱动器、汇集器和存储器列的器件。驱动器和汇集器中的至少一个具有可调式电阻。存储器列包括每个分别通过第一线和第二线在驱动器和汇集器之间电连接的多个电阻式存储单元。当基于反映在存储器列中的导通的电阻式存储单元的行位置的地址解码信息，导通电阻式存储单元中的一个时，驱动器向汇集器提供流经第一线、导通的电阻式存储单元和第二线的写入电流，并且基于行位置调整可调式电阻。

还公开了一种包括存储器列、参考列、参考电阻器和比较器的器件。存储器列包括多个电阻式存储单元。参考列包括多个参考位单元。参考电阻器配置为具有在电阻式存储单元的高状态电阻和低状态电阻之间的参考电阻并且电连接至参考列。当基于地址解码信息导通电阻式存储单元中的一个和位置上对应的一个参考位单元时，比较器配置为感测由存储器列流出的读取电流和由参考列和参考电阻器流出的参考电流。

还公开了一种包括以下面概述的步骤的方法。基于反映存储器列中的导通的电阻式存储单元的行位置的地址解码信息导通存储器列中的多个电阻式存储单元中的一个，其中，电阻式存储单元中的每个分别通过第一线和第二线在驱动器和汇集器之间电连接。基于行位置，调整驱动器和汇集器中的至少一个的可调式电阻。由驱动器向汇集器提供流经第一线、导通的电阻式存储单元和第二线的写入电流。

本发明的实施例提供了一种存储器件，包括：驱动器；汇集器，其中，所述驱动器和所述汇集器中的至少一个具有可调式电阻；存储器列，包括每个分别通过第一线和第二线在所述驱动器和所述汇集器之间电连接的多个电阻式存储单元；当基于反映在所述存储器列中的所述导通的电阻式存储单元的行位置的地址解码信息，导通所述电阻式存储单元中的一个时，所述驱动器配置为向所述汇集器提供流经所述第一线、所述导通的电阻式存储单元和所述第二线的写入电流，并且基于所述行位置调整所述可调式电阻。

根据本发明的一个实施例，其中，所述第一线和所述第二线中的一个是位线，所述第一线和所述第二线中的另一个是源极线并且根据来自基于所述地址解码信息生成的字线的控制信号控制每个所述电阻式存储单元以被导通。

根据本发明的一个实施例，其中，所述汇集器包括具有所述可调式电阻的多个并联连接的电阻式单位，从而当所述列中的所述导通的电阻式存储单元的所述行位置越靠近所述驱动器时，越多数量的所述电阻式单位被控制以导通从而具有更低的电阻。

根据本发明的一个实施例，其中，所述汇集器包括金属氧化物半导体(mos)晶体管、金属电阻器、多晶硅电阻器或以上的组合。

根据本发明的一个实施例，其中，所述驱动器包括具有所述可调式电阻的多个并联连接的电阻式单位，从而当所述列中的所述导通的电阻式存储单元的所述行位置越靠近所述驱动器时，越少数量的所述电阻式单位被控制以导通从而具有更高的电阻。

根据本发明的一个实施例，其中，所述驱动器包括金属氧化物半导体晶体管、金属电阻器、多晶硅电阻器或以上的组合。

根据本发明的一个实施例，其中，所述电阻式存储单元中的每个都是磁阻式随机存取存储器(mram)或电阻式随机存取存储器(rram)。

根据本发明的一个实施例，其中，所述存储器列设置在成行和成列布置的存储器阵列中，其中，所述存储器列是所述列中的一个并且所述存储器列中的所述导通的电阻式存储单元的所述行位置对应于所述行中的一个，并且所述第一线和所述第二线中的每个都通过开关电连接至所述驱动器和所述汇集器，从而基于所述地址解码信息选择所述存储器列。

本发明的实施例还提供了一种存储器件，包括：存储器列，包括多个电阻式存储单元；参考列，包括多个参考位单元；参考电阻器，配置为具有在所述电阻式存储单元的高状态电阻和低状态电阻之间的参考电阻并且电连接至所述参考列；以及感测单位，当基于地址解码信息导通所述电阻式存储单元中的一个和位置上对应的一个所述参考位单元时，所述感测单位配置为感测由所述存储器列流出的读取电流和由所述参考列和所述参考电阻器流出的参考电流。

根据本发明的一个实施例，其中，所述感测单位还包括：存储驱动器和存储汇集器，其中，所述电阻式存储单元中的每个都通过第一存储线和第二存储线在所述存储驱动器和存储汇集器之间电连接；参考驱动器，其中，所述参考位单元中的每个都通过第一参考线和第二参考线在所述参考驱动器和所述参考电阻器之间电连接；存储钳位晶体管，通过存储读取节点电连接至所述第一存储线并且通过存储感测节点电连接至所述存储驱动器，其中，当所述存储驱动器向所述第一存储线提供第一电流时，所述存储钳位晶体管配置为将所述存储读取节点钳位在固定读取电压处；参考钳位晶体管，通过参考读取节点电连接至所述第一参考线并且通过参考感测节点电连接至所述参考驱动器，其中，当所述参考驱动器向所述第一参考线提供与所述第一电流相同的第二电流时，所述参考钳位晶体管配置为将所述参考读取节点钳位在所述固定读取电压处；以及比较器，配置为在所述存储感测节点和所述参考感测节点处分别感测第一电压和第二电压，其中，在所述存储感测节点处的所述读取电流流经所述第一存储线、所述导通的电阻式存储单元、所述第二存储线和所述存储汇集器，并且在所述参考感测节点处的所述参考电流流经所述第一参考线、所述导通的参考位单元、所述第二参考线和所述参考电阻器。

根据本发明的一个实施例，其中，当所述比较器确定所述第一电压小于所述第二电压时，所述导通的电阻式存储单元被确定具有所述低状态电阻，并且当所述比较器确定所述第一电压大于所述第二电压时，所述导通的电阻式存储单元被确定具有所述高状态电阻。

根据本发明的一个实施例，其中，所述参考电阻器包括响应于驱动电压在线性区域中导通的金属氧化物半导体(mos)电阻器。

根据本发明的一个实施例，存储器件还包括电阻器驱动单位，所述电阻器驱动单位包括：驱动金属氧化物半导体电阻器，与所述金属氧化物半导体电阻器相同并且响应于所述驱动电压在所述线性区域中导通；电流源，具有与所述参考驱动器相同的驱动能力并且配置为通过反馈节点向所述驱动金属氧化物半导体电阻器提供电流；以及驱动比较器，将所述反馈节点的反馈电压与预设电压进行比较以生成所述驱动电压。

根据本发明的一个实施例，其中，所述参考电阻是所述高状态电阻和所述低状态电阻的中值。

根据本发明的一个实施例，其中，所述参考电阻器包括多个并联连接的金属氧化物半导体(mos)电阻器，其中，所述金属氧化物半导体电阻器中的至少一个在线性区域中被导通。

根据本发明的一个实施例，其中，所述存储器列设置在成行和成列布置的存储器阵列中，其中，所述存储器列是所述列中的一个并且所述电阻式存储单元中的每个和所述对应的参考位单元中的一个对应于所述行中的一个，并且所述存储器列通过开关电连接至所述比较器，从而基于所述地址解码信息选择所述存储器列。

本发明的实施例还提供了一种存储器件的操作方法，包括：基于反映存储器列中的导通的电阻式存储单元的行位置的地址解码信息导通所述存储器列中的多个电阻式存储单元中的一个，其中，所述电阻式存储单元中的每个都分别通过第一线和第二线在驱动器和汇集器之间电连接；基于所述地址解码信息，调整所述驱动器和所述汇集器中的至少一个的可调式电阻；以及由所述驱动器向所述汇集器提供流经所述第一线、所述导通的电阻式存储单元和所述第二线的写入电流。

根据本发明的一个实施例，其中，所述第一线和所述第二线中的一个是位线，所述第一线和所述第二线中的另一个是源极线并且根据来自基于所述地址解码信息生成的字线的控制信号控制每个所述的电阻式存储单元以被导通。

根据本发明的一个实施例，其中，所述汇集器包括具有所述可调式电阻的多个并联连接的电阻式单位，所述方法还包括：当所述列中的所述导通的电阻式存储单元的所述行位置越靠近所述驱动器时，控制越多数量的所述电阻式单位以被导通从而具有更低的电阻。

根据本发明的一个实施例，其中，所述驱动器包括具有所述可调式电阻的多个并联连接的电阻式单位，所述方法还包括：当所述列中的所述导通的电阻式存储单元的所述行位置越靠近所述驱动器时，控制越少数量的所述电阻式单位以被导通从而具有更高的电阻。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。