存储器装置及其时钟分配方法与流程

本申请要求于2016年9月19日提交到韩国知识产权局的第10-2016-0119393号韩国专利申请的优先权，所述申请的公开通过引用完整地包含于此。

在此描述的本发明构思的示例性实施例涉及一种半导体存储器系统，更具体地说，涉及一种存储器装置及其时钟分配方法。

背景技术：

电子装置能被配置为具有消费者所请求的各种功能。因此，这样的电子装置的功耗在增加。例如，可能由于电子装置对高集成、高性能的存储器系统的使用而造成功率增加。

存储器系统可包括存储器装置(诸如，易失性存储器装置或非易失性存储器装置)。易失性存储器装置的一个示例是同步动态随机存取存储器(sdram)。sdram与从主机提供的时钟信号同步地处理输入/输出数据和命令地址信号。因此，时钟信号的质量能够影响存储器装置的操作质量。

时钟信号是以规律间隔转变的信号。存储器装置的接收时钟信号的输入缓冲器和存储器装置内部的时钟信号路径在每个时钟信号转变周期消耗电力。因此，存储器装置的功耗随着时钟信号的频率的增大而成比例地增加。

技术实现要素：

根据本发明构思的示例性实施例，一种存储器装置包括第一数据缓冲器组和第二数据缓冲器组以及第一时钟缓冲器和第二时钟缓冲器。第一数据缓冲器组从主机接收第一频带的数据或第二频带的数据。第二频带在频率上低于第一频带。第一时钟缓冲器在第一数据缓冲器组接收第一频带的数据时将第一频带的时钟信号提供给第一数据缓冲器组，并在第一数据缓冲器组接收第二频带的数据时将第二频带的时钟信号提供给第一数据缓冲器组。第二数据缓冲器组从主机接收第一频带的数据或第二频带的数据，并且响应于接收到第二频带的数据，从第一时钟缓冲器接收第二频带的时钟信号。第二时钟缓冲器在第一频带操作中将第一频带的时钟信号提供给第二数据缓冲器组，其中，在第一频带操作中，第一数据缓冲器组和第二数据缓冲器组均接收第一频带的数据。

根据本发明构思的示例性实施例，一种存储器装置的时钟信号提供方法包括：确定存储器装置的时钟分配方法，使得包括在存储器装置中的第一时钟缓冲器和第二时钟缓冲器在第一频带操作中将第一频带的时钟信号分别提供给包括在存储器装置中的第一数据缓冲器组和第二数据缓冲器组，并使得第一时钟缓冲器在第二频带操作中将第二频带的时钟信号提供给第一数据缓冲器组和第二数据缓冲器组中的每个，其中，第二频带在频率上低于第一频带；当存储器装置从主机接收数据时，在存储器装置设置针对时钟信号的第一频带和第二频带中的每个的确定的时钟分配方法。

根据本发明构思的示例性实施例，一种存储器装置包括：第一时钟缓冲器，被配置为接收第一时钟信号对，并响应于控制信号输出与第一时钟信号对之一对应的第一内部时钟信号；第一数据缓冲器组，被配置为接收第一内部时钟信号；第二时钟缓冲器，被配置为接收第二时钟信号对，并响应于控制信号输出与第二时钟信号对之一对应的第二内部时钟信号；多路复用器，被配置为接收第一内部时钟信号和第二内部时钟信号，并响应于控制信号输出第一内部时钟信号和第二内部时钟信号之一作为第三内部时钟信号；第二数据缓冲器组，被配置为接收第三内部时钟信号。

附图说明

图1是示出根据本发明构思的示例性实施例的包括存储器装置的存储器系统的框图；

图2是示出根据本发明构思的示例性实施例的图1中示出的存储器装置的框图；

图3是示出根据本发明构思的示例性实施例的图2中示出的第一时钟缓冲器的框图；

图4是示出根据本发明构思的示例性实施例的图2中示出的第一时钟缓冲器的电路图；

图5是示出根据本发明构思的示例性实施例的图1中示出的存储器系统的操作的流程图；

图6是用于描述根据本发明构思的示例性实施例的图1中示出的存储器系统的操作的时序图；

图7是示出根据本发明构思的示例性实施例的图1中示出的存储器装置的框图；

图8是示出根据本发明构思的示例性实施例的包括存储器装置的存储器系统的示图；

图9和图10是均示出根据本发明构思的示例性实施例的图8中示出的存储器装置的框图；

图11是示出应用根据本发明构思的示例性实施例的存储器装置的用户系统的框图。

具体实施方式

以下，将参照附图详细描述本发明构思的示例性实施例。在附图中，相同的参考标号可指代相同的部件。

图1是示出根据本发明构思的示例性实施例的包括存储器装置的存储器系统的框图。参照图1，存储器系统1可包括主机10和存储器装置100。例如，存储器系统1可以是包括主机10和存储器装置100二者的单个系统。此外，可分别使用单独的装置来实现主机10和存储器装置100。

例如，主机10可为包括通用处理器或应用处理器的处理器电路或者存储器系统。此外，主机10可为包括一个或多个处理器的以下计算装置：个人计算机、外围装置、数码相机、个人数字助理(pda)、便携式媒体播放器(pmp)、智能电话或可穿戴装置。然而，本发明构思不限于此。

存储器装置100可存储从主机10提供的数据或将要提供给主机10的数据。存储器装置100可以是多种存储介质中的任何存储介质。例如，存储介质可包括易失性存储器。例如，存储器装置100可包括：动态随机存取存储器(dram)、静态ram(sram)、晶闸管ram(tram)、零电容ram(z-ram)、双晶体管ram(ttram)、磁阻ram(mram)等。本发明构思的示例性实施例还可应用于包括易失性存储器的多种存储介质中的任何存储介质。例如，存储器装置100可包括无缓冲双列直插存储器模块(udimm)、带寄存器的dimm(rdimm)、低负载dimm(lrdimm)、非易失性dimm(nvdimm)等。然而，本发明构思不限于此。

以下，为便于描述，假设存储器装置100包括单个存储器装置。然而，如上所述，存储器装置100可包括多于一个的存储装置，并且本发明构思的更多的示例性实施例被应用于各种存储装置。

存储器装置100可与主机10进行通信。例如，存储器装置100可基于各种有线通信协议(诸如，通用串行总线(usb)、小型计算机系统接口(scsi)、外围组件互连快速(pcie)、移动pcie(m-pcie)、先进技术附件(ata)、并行ata(pata)、串行ata(sata)、串行连接scsi(sas)、集成驱动电子设备(ide)、火线、通用闪存存储器(ufs)、传输控制协议/互联网协议(tcp/ip))以及各种无线通信协议(诸如，长期演进(lte)、全球微波互联接入(wimax)、全球移动通信系统(gsm)、码分多址(cdma)、高速封包存取(hspa)、蓝牙、近场通信(nfc)、wi-fi以及射频识别(rfid))中的一个或多个与主机10进行通信。然而，本发明构思不限于此。

存储器装置100可响应于来自主机10的命令/地址cmd/addr执行写操作和读操作。存储器装置100的写操作和读操作如下。

在读操作的情况下，主机10将激活命令和行地址信息与专用于命令和地址的c/a时钟信号一起提供给存储器装置100。在特定时间之后，主机10将读命令和列地址与c/a时钟信号一起提供给存储器装置100。然后，存储器装置100在特定时间之后将请求的数据提供给主机10。

在写操作的情况下，主机10将激活命令和行地址与c/a时钟信号一起提供给存储器装置100。在特定时间之后，主机10将写命令和列地址与c/a时钟信号一起提供给存储器装置100。然后，主机10将待写入的数据提供给存储器装置100。在存储器装置100与时钟信号同步地操作的情况下，存储器装置100可在从主机10接收到数据“data”时被提供来自主机10的数据专用时钟信号。存储器装置100将提供的数据“data”与数据专用时钟信号同步。存储器装置100将接收的数据写入指定地址的存储器区域中。

根据本发明构思的示例性实施例的存储器装置100可包括：第一板组(padset)110、第一时钟缓冲器120、第二板组140和第二时钟缓冲器150。可在写操作时，从主机10向存储器装置100提供专用于数据的第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b。例如，第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b中的每个可以是在存储器装置100的写操作中从主机10提供的数据选通信号，或在存储器装置100的读操作中被提供给主机10的数据选通信号。此外，第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b中的每个可以是在存储器装置100操作时从主机10提供的数据专用时钟信号。

可通过包括在第一板组110中的第一时钟板从主机10向第一时钟缓冲器120提供第一时钟信号对clk1/clk1b。可通过包括在第二板组140中的第二时钟板从主机10向第二时钟缓冲器150提供第二时钟信号对clk2/clk2b。

基于从主机10提供到存储器装置100的数据的频带，可从主机10向存储器装置100提供第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b中的一对或第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b中的至少一个时钟信号。基于从主机10提供到存储器装置100的数据的频带，第一时钟缓冲器120和第二时钟缓冲器150中的每个可作为单输入缓冲器、差分输入缓冲器而操作，或者可完全不操作。

数据的频带可以是第一频带、第二频带或第三频带。例如，第一频带可包括存储器装置100以最大带宽操作的时钟频率。第三频带可包括存储器装置100以最小带宽操作的时钟频率。第二频带可以是第一频带与第三频带之间的频带。以下，假设第一频带高于第二频带，第二频带高于第三频带。然而，本发明构思不限于此。作为示例，第一频带可在频率上高于第二频带。此外，第一频带可在带宽上大于第二频带。

根据本发明构思的示例性实施例，主机10基于频带来调整将要提供给存储器装置100的时钟信号的数量，并且存储器装置100基于频带来改变用于接收时钟信号的时钟缓冲器的配置。因此，包括主机10和存储器装置100的存储器系统1可基于频带来优化时钟信号的质量以及功耗的效率。

图2是示出根据本发明构思的示例性实施例的图1中示出的存储器装置的框图。将参照图1描述图2的存储器装置100a。参照图2，存储器装置100a可包括第一板组110、第一时钟缓冲器120、第一数据缓冲器组130、第二板组140、第二时钟缓冲器150、第二数据缓冲器组160、多路复用器(mux)170以及模式寄存器180。基于存储器装置100a接收的数据的频带，存储器装置100a可改变向第一时钟缓冲器120和第二时钟缓冲器150中的每个提供的时钟信号的数量，以及将要提供给第一数据缓冲器组130和第二数据缓冲器组160中的每个的时钟信号的组合。

第一板组110可包括第一数据板组111和第一时钟板组112。第一数据板组111可包括第一至第八数据板dq[0:7]。在存储器装置100a的写操作中，可分别通过第一至第八数据板dq[0:7]，从主机10向存储器装置100a提供第一至第八数据data[0:7]。此外，在存储器装置100a的读操作中，存储器装置100a可分别通过第一至第八数据板dq[0:7]将第一至第八数据data[0:7]提供给主机10。第一至第八数据板dq[0:7]分别与包括在第一数据缓冲器组130中的第一至第八i/o缓冲器i/obuffer[0:7]连接。

第一时钟板组112可包括第一时钟板(clockpad)ck1和第一时钟条板(clockbarpad)ck1b。在存储器装置100a的写操作中，可通过第一时钟板ck1和第一时钟条板ck1b从主机10向存储器装置100a提供第一时钟信号clk1和第一时钟条信号clk1b。第一时钟板ck1和第一时钟条板ck1b可与第一时钟缓冲器120连接。

第一时钟缓冲器120基于控制码ctrl作为单输入缓冲器或差分输入缓冲器进行操作。为了使第一时钟缓冲器120作为单输入缓冲器或差分输入缓冲器进行操作，可向第一时钟缓冲器120提供通过第一时钟板ck1和第一时钟条板ck1b分别提供的第一板时钟信号(firstpadclocksignal)clk1_p和第一板时钟条信号(firstpadclockbarsignal)clk1b_p中的至少一个时钟信号。第一时钟缓冲器120基于提供的时钟信号产生第一内部时钟信号clk1_int。第一内部时钟信号clk1_int被提供给第一数据缓冲器组130的第一至第八i/o缓冲器i/obuffer[0:7]以及多路复用器170。将参照图3和图4描述第一时钟缓冲器120的示例性配置。

第一数据缓冲器组130可包括第一至第八i/o缓冲器i/obuffer[0:7]。在存储器装置100a的写操作或读操作中，第一至第八i/o缓冲器i/obuffer[0:7]可分别通过第一至第八数据板dq[0:7]与主机10交换数据。此外，当第一至第八i/o缓冲器i/obuffer[0:7]分别从主机10接收数据时，第一至第八i/o缓冲器i/obuffer[0:7]中的每个可将其数据与从第一时钟缓冲器120提供的第一内部时钟信号clk1_int同步。

在图2中，本发明构思的示例性实施例被示出为第一时钟板组112布置在第一至第四数据板dq[0:3]与第五至第八数据板dq[4:7]之间并且第一时钟缓冲器120布置在第一至第四i/o缓冲器i/obuffer[0:3]与第五至第八i/o缓冲器i/obuffer[4:7]之间。这种布置允许通过第一时钟板组112和第一时钟缓冲器120产生的第一内部时钟信号clk1_int被尽可能均等地提供给第一至第八i/o缓冲器i/obuffer[0:7]中的每个。然而，将理解，第一至第八数据板dq[0:7]、第一时钟板ck1和第一时钟条板ck1b可被布置为与图2示出的不同。此外，第一至第八i/o缓冲器i/obuffer[0:7]和第一时钟缓冲器120可被布置为与图2示出的不同。

在图2中，本发明构思的示例性实施例被示出为使得第一时钟缓冲器120和第二时钟缓冲器150中的每个向八个i/o缓冲器提供时钟信号。然而，本发明构思不限于此。例如，第一时钟缓冲器120和第二时钟缓冲器150中的每个可被配置为向数量为7或更少或者9或更多的i/o缓冲器提供时钟信号。

如上所述，第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b中的每个可以是数据选通信号。数据选通信号可在存储器装置100a的写操作中从主机10提供，或在存储器装置100a的读操作中被提供给主机10。因此，在第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b中的每个是数据选通信号的情况下，如图2所示，第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b、第一板时钟对clk1_p和clk1b_p、以及第二板时钟对clk2_p和clk2b_p可以沿两个方向(例如，存储器装置100a的方向和主机10的方向)被提供。

此外，第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b中的每个可以是当存储器装置100a操作时从主机10提供的数据专用时钟信号。数据专用时钟信号可在存储器装置100a执行写操作、读操作等时从主机10提供。因此，在第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b中的每个是数据专用时钟信号时，如图2所示，第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b、第一板时钟对clk1_p和clk1b_p、以及第二板时钟对clk2_p和clk2b_p可以沿一个方向(例如，第一时钟缓冲器120和第二时钟缓冲器150的方向)从主机10被提供。

在下文中，时钟信号被提供给第一数据缓冲器组130的表述可表示：时钟信号被提供给包括在第一数据缓冲器组130中的第一至第八i/o缓冲器i/obuffer[0:7]中的每个。此外，如上面的描述一样，时钟信号被提供给第二数据缓冲器组160的表述可表示：时钟信号被提供给包括在第二数据缓冲器组160中的第九至第十六i/o缓冲器i/obuffer[8:15]中的每个。

分别从第一时钟缓冲器120和第二时钟缓冲器150向多路复用器170提供第一内部时钟信号clk1_int和第二内部时钟信号clk2_int。多路复用器170输出第一内部时钟信号clk1_int和第二内部时钟信号clk2_int中的由控制码ctrl选择的时钟信号作为第三内部时钟信号clk3_int。第三内部时钟信号clk3_int被提供给第二数据缓冲器组160。

模式寄存器180可存储从主机10提供的控制码ctrl。例如，控制码ctrl可由主机10的模式寄存器设置(mrs)命令来提供。模式寄存器180可将控制码ctrl提供给第一时钟缓冲器120和第二时钟缓冲器150以及多路复用器170。控制码ctrl可允许第一时钟缓冲器120和第二时钟缓冲器150中的每个作为单输入缓冲器和差分输入缓冲器中的一个缓冲器进行操作。此外，控制码ctrl可允许多路复用器170选择第一内部时钟信号clk1_int和第二内部时钟信号clk2_int中的一个时钟信号。

基于存储器装置100a接收的数据的频带的存储器装置100a的操作如下。首先，当存储器装置100a从主机10接收第一频带的数据(以下称为“第一频带操作”)时，第一数据缓冲器组130可响应于从第一时钟缓冲器120提供的第一内部时钟信号clk1_int而操作。多路复用器170输出第一内部时钟信号clk1_int和第二内部时钟信号clk2_int中的由控制码ctrl选择的第二内部时钟信号clk2_int作为第三内部时钟信号clk3_int。第二数据缓冲器组160响应于来自多路复用器170的第三内部时钟信号clk3_int而操作。结果，第二数据缓冲器组160响应于第二内部时钟信号clk2_int而操作。在这种情况下，第一时钟缓冲器120和第二时钟缓冲器150中的每个可作为差分输入缓冲器操作。在下文中，第一时钟缓冲器120和第二时钟缓冲器150中的每个作为差分输入缓冲器操作、第一数据缓冲器组130响应于第一内部时钟信号clk1_int操作、以及第二数据缓冲器组160响应于第二内部时钟信号clk2_int操作的配置被称为“第一时钟分配方法”。

当存储器装置100a从主机10接收第二频带的数据(以下称为“第二频带操作”)时，如在与第一频率操作对应的时钟分配方法中一样，第一数据缓冲器组130响应于第一内部时钟信号clk1_int操作，第二数据缓冲器组160响应于被输出为第三内部时钟信号clk3_int的第二内部时钟信号clk2_int操作。然而，在这种情况下，第一时钟缓冲器120和第二时钟缓冲器150中的每个可作为单输入缓冲器操作。由于第一时钟缓冲器120和第二时钟缓冲器150中的每个作为单输入缓冲器(而不是差分输入缓冲器)操作，因此功耗可降低。在下文中，第一时钟缓冲器120和第二时钟缓冲器150中的每个作为单输入缓冲器操作、第一数据缓冲器组130响应于第一内部时钟信号clk1_int操作、以及第二数据缓冲器组160响应于第二内部时钟信号clk2_int操作的配置被称为“第二时钟分配方法”。

此外，在第二频带操作中，第一数据缓冲器组130和第二数据缓冲器组160中的每个可被控制为响应于第一内部时钟信号clk1_int操作。第一数据缓冲器组130响应于从第一时钟缓冲器120提供的第一内部时钟信号clk1_int操作。在这种情况下，多路复用器170输出第一内部时钟信号clk1_int和第二内部时钟信号clk2_int中的由控制码ctrl选择的第一内部时钟信号clk1_int作为第三内部时钟信号clk3_int。第二数据缓冲器组160响应于被输出为第三内部时钟信号clk3_int的第一内部时钟信号clk1_int操作。

结果，第一数据缓冲器组130和第二数据缓冲器组160中的每个响应于第一内部时钟信号clk1_int操作。在这种情况下，由于控制码ctrl不允许第二时钟缓冲器150操作并且存储器装置100a在接收到时钟信号时不操作一个时钟缓冲器，因此功耗可降低。在下文中，第一时钟缓冲器120作为差分输入缓冲器操作并且第一数据缓冲器组130和第二数据缓冲器组160中的每个响应于第一内部时钟信号clk1_int操作的配置被称为“第三时钟分配方法”。

当存储器装置100a从主机10接收第三频带的数据(以下称为“第三频带操作”)时，第一数据缓冲器组130和第二数据缓冲器组160中的每个可被控制为响应于第一内部时钟信号clk1_int操作。然而，在这种情况下，控制码ctrl可允许第一时钟缓冲器120作为单输入缓冲器操作并且不允许第二时钟缓冲器150操作。换言之，第一数据缓冲器组130响应于从第一时钟缓冲器120提供的第一内部时钟信号clk1_int操作，第二数据缓冲器组160响应于被输出为第三内部时钟信号clk3_int的第一内部时钟信号clk1_int操作。这里，由于第一时钟缓冲器120作为单输入缓冲器(而不是差分输入缓冲器)操作，因此功耗可降低。在下文中，第一时钟缓冲器120作为单输入缓冲器操作并且第一数据缓冲器组130和第二数据缓冲器组160中的每个响应于第一内部时钟信号clk1_int操作的配置被称为“第四时钟分配方法”。

如图2所示，第二板组140可包括第二数据板组141和第二时钟板组142。第二数据板组141可包括第九至第十六数据板dq[8:15]。可向第九至第十六数据板dq[8:15]提供第九至第十六数据data[8:15]。

图3和图4是均示出根据本发明构思的示例性实施例的图2中示出的第一时钟缓冲器的框图。将参照图2描述图3和图4的第一时钟缓冲器120a和第一时钟缓冲器120b。图2的第二时钟缓冲器150可具有与图3的第一时钟缓冲器120a和图4的第一时钟缓冲器120b中的一个的配置相同的配置。

参照图3，第一时钟缓冲器120a可包括单输入缓冲器121和差分输入缓冲器122。可向单输入缓冲器121提供第一板时钟信号clk1_p。单输入缓冲器121放大第一板时钟信号clk1_p以产生第一内部时钟信号clk1_int。可向差分输入缓冲器122提供第一板时钟信号clk1_p和第一板时钟条信号clk1b_p作为差分输入信号。差分输入缓冲器122放大差分输入信号以产生第一内部时钟信号clk1_int。仅单输入缓冲器121和差分输入缓冲器122中的一个缓冲器可根据控制码ctrl进行操作。

参照图4，第一时钟缓冲器120b可包括多路复用器123、第一电阻器r1与第二电阻器r2、第一nmos晶体管mn1与第二nmos晶体管mn2、以及电流源is。多路复用器123将地电压gnd和第一板时钟条信号clk1b_p中的根据控制码ctrl选择的一个电压或信号输出至节点in。

第一电阻器r1与第二电阻器r2、第一nmos晶体管mn1与第二nmos晶体管mn2、以及电流源is可组成差分放大器。第一电阻器r1连接在第一驱动电压vddq与第一nmos晶体管mn1的漏极之间，第二电阻器r2连接在第一驱动电压vddq与第二nmos晶体管mn2的漏极之间。第一nmos晶体管mn1与第二nmos晶体管mn2的源极与节点n0连接。电流源is连接在节点n0与地电压gnd之间。第一nmos晶体管mn1的栅极被连接为接收第一板时钟信号clk1_p作为输入。第二nmos晶体管mn2的栅极被连接为通过节点in接收多路复用器123的输出。

当多路复用器123响应于控制码ctrl将地电压gnd提供给节点in时，第二nmos晶体管mn2截止。在这种情况下，第一nmos晶体管mn1将通过第一nmos晶体管mn1的栅极接收的第一板时钟信号clk1_p放大，并输出放大的第一板时钟信号clk1_p作为第一内部时钟信号clk1_int。换言之，第一时钟缓冲器120b作为单输入缓冲器操作。

此外，当多路复用器123响应于控制码ctrl将第一板时钟条信号clk1b_p提供给节点in时，第二nmos晶体管mn2的栅极通过节点in接收第一板时钟条信号clk1b_p。在这种情况下，通过第一nmos晶体管mn1和第二nmos晶体管mn2的栅极，向第一时钟缓冲器120b提供第一板时钟信号clk1_p和第一板时钟条信号clk1b_p作为差分输入信号。第一时钟缓冲器120b放大差分输入信号以产生第一内部时钟信号clk1_int。

图5是示出根据本发明构思的示例性实施例的图1中示出的存储器系统的操作的流程图。将参照图1和图2描述图5的流程图。参照图5，主机10或存储器装置100可基于从主机10提供给存储器装置100的数据的频带来改变时钟分配方法，在所述时钟分配方法中，存储器装置100将数据专用时钟信号分配给存储器装置100的内部电路。

在操作s100，可确定对应于第一频带操作、第二频带操作或第三频带操作的存储器装置100的时钟分配方法。时钟分配方法可包括参照图2描述的第一至第四时钟分配方法。例如，可做出确定，使得存储器装置100在第一频带操作中使用第一时钟分配方法操作。此外，可做出确定，使得存储器装置100在第二频带操作中使用第二时钟分配方法操作并且在第三频带操作中使用第三时钟分配方法操作。然而，本发明构思不限于此。例如，可根据频带选择各种组合的分配方法。

例如，可通过由主机10训练存储器装置100来确定对应于第一频带操作、第二频带操作或第三频带操作的存储器装置100的时钟分配方法。换言之，主机10可在存储器装置100执行第一至第三频带操作中的每个时执行存储器装置100的i/o训练。通过i/o训练，当存储器装置100执行第一至第三频带操作中的每个时，可基于主机10提供给存储器装置100的时钟信号是否满足参考传输质量来确定时钟分配方法。参考传输质量可由主机10、用户等确定。确定的时钟分配方法的信息可被存储在主机10中。

可在生产存储器装置100时确定对应于第一频带操作、第二频带操作或第三频带操作的存储器装置100的时钟分配方法。换言之，可根据在存储器装置100的生产中测试存储器装置100的i/o信号的质量的结果，确定存储器装置100的时钟分配方法。确定的时钟分配方法的信息可被存储在存储器装置100的模式寄存器180中作为控制码ctrl。此外，可由用户确定对应于第一频带操作、第二频带操作或第三频带操作的存储器装置100的时钟分配方法。确定的时钟分配方法的信息可被存储在主机10中或可被存储在存储器装置100的模式寄存器180中作为控制码ctrl。

在操作s200，存储器装置100可基于第一至第三频带操作来设置在操作s100中确定的时钟分配方法。例如，可根据从主机10提供的mrs命令来设置时钟分配方法。在操作s300，存储器装置100根据设置的时钟分配方法操作。换言之，存储器装置100基于设置的时钟分配方法，接收从主机10提供的时钟信号并将从主机10提供的数据与接收的时钟信号同步。

图6是用于描述根据本发明构思的示例性实施例的图1中示出的存储器系统的操作的时序图。将参照图1、图2和图5描述图6的时序图。这里，假设存储器装置100在第一频带操作期间使用第一时钟分配方法操作并且在第二频带操作期间使用第二时钟分配方法操作。

在时间段t0至t1，从主机10向存储器装置100提供第一模式寄存器写命令mrw1和第二模式寄存器写命令mrw2。用于设置存储器装置100中的第一时钟分配方法的控制码ctrl通过第一模式寄存器写命令mrw1和第二模式寄存器写命令mrw2被存储在模式寄存器180中。在向存储器装置100提供第二模式寄存器写命令mrw2之后并且逝去给定时间，模式寄存器180将存储的控制码ctrl提供给第一时钟缓冲器120和第二时钟缓冲器150以及多路复用器170。时间段t0至t1对应于图5的操作s200。

在时间点t1，从主机10向存储器装置100提供有效命令valid。有效命令valid可包括写命令或读命令。在时间段t1至t2，主机10和存储器装置100在第一频带下操作。根据第一时钟分配方法从主机10向存储器装置100提供第一时钟信号对clk1/clk1b。还根据第一时钟分配方法从主机10向存储器装置100提供第二时钟信号对clk2/clk2b。

在时间段t2至t3，用于设置存储器装置100中的第二时钟分配方法的控制码ctrl通过第一模式寄存器写命令mrw1和第二模式寄存器写命令mrw2被存储在模式寄存器180中。模式寄存器180将控制码ctrl提供给第一时钟缓冲器120和第二时钟缓冲器150以及多路复用器170。时间段t2至t3对应于图5的操作s200。

在时间点t3，从主机10向存储器装置100提供有效命令valid。在时间段t3至t4，主机10和存储器装置100在第二频带下操作。根据第二时钟分配方法从主机10向存储器装置100提供第一时钟信号对clk1/clk1b和第二时钟信号对clk2/clk2b。在时间点t4之后的操作可与在时间段t0至t4中描述的主机10和存储器装置100的操作相同。因此，其描述被省略。

图7是示出根据本发明构思的示例性实施例的图1中示出的存储器装置的框图。参照图7，存储器装置100b可包括：第一板组110、第一时钟缓冲器120、第一数据缓冲器组130、第二板组140、第二时钟缓冲器150、第二数据缓冲器组160、以及模式寄存器180。

与图2的存储器装置100a相比，存储器装置100b不包括图2的多路复用器170。此外，直接从第二时钟缓冲器150向存储器装置100b的第二数据缓冲器组160提供第二内部时钟信号clk2_int。除了上述不同之外，第一板组110、第一时钟缓冲器120、第一数据缓冲器组130、第二板组140、第二时钟缓冲器150、第二数据缓冲器组160、以及模式寄存器180的配置和操作与参照图2描述的配置和操作基本相同。

存储器装置100b不执行将第一内部时钟信号clk1_int提供给第一数据缓冲器组130和第二数据缓冲器组160的第三时钟分配方法和第四时钟分配方法(参照图2)。换言之，存储器装置100b执行将第一内部时钟信号clk1_int和第二内部时钟信号clk2_int分别提供给第一数据缓冲器组130和第二数据缓冲器组160的第一时钟分配方法和第二时钟分配方法(参照图2)。

图8是示出根据本发明构思的示例性实施例的包括存储器装置的存储器系统的附图。参照图8，存储器系统2可包括主机20和存储器装置200。与图1的存储器系统1的主机10相比，主机20还将专用于数据的第三时钟信号对clk3/clk3b提供给存储器装置200。

存储器装置200可包括：第一板组210、第一时钟缓冲器220、第二板组240、第二时钟缓冲器250、第三时钟板组270和第三时钟缓冲器280。可通过第三时钟板组270和第三时钟缓冲器280从主机20向存储器装置200提供第三时钟信号对clk3/clk3b。除了上述不同之外，主机20、存储器装置200、第一板组210、第一时钟缓冲器220、第二板组240、第二时钟缓冲器250的配置和操作与参照图1描述的配置和操作基本相同。将参照图9和图10描述存储器装置200的示例性配置。

图9和图10是均示出根据本发明构思的示例性实施例的图8中示出的存储器装置的框图。将参照图8描述图9的存储器装置200a和图10的存储器装置200b。参照图9和图10，除了参照图2描述的第一至第四时钟分配方法之外，存储器装置200可额外提供将在下面描述的第五和第六时钟分配方法。

参照图9，存储器装置200a可包括：第一板组210、第一时钟缓冲器220、第一数据缓冲器组230、第二板组240、第二时钟缓冲器250、第二数据缓冲器组260、第三时钟板组270、第三时钟缓冲器280、第一多路复用器285与第二多路复用器290、以及模式寄存器295。

第三时钟板组270可包括第三时钟板ck3和第三时钟条板ck3b。在存储器装置200a的写操作中，可通过第三时钟板ck3和第三时钟条板ck3b从主机20向存储器装置200a提供第三时钟信号clk3和第三时钟条信号clk3b。第三时钟板ck3和第三时钟条板ck3b中的每个与第三时钟缓冲器280连接。

第三时钟缓冲器280基于控制码ctrl作为单输入缓冲器或差分输入缓冲器进行操作。第三时钟缓冲器280的配置和操作与图2的第一时钟缓冲器120的配置和操作基本相同。第三时钟缓冲器280从第三时钟板ck3和第三时钟条板ck3b接收第三板时钟信号clk3_p和第三板时钟条信号clk3b_p中的至少一个时钟信号，并放大接收的时钟信号以产生第三内部时钟信号clk3_int。第三内部时钟信号clk3_int被提供给第一多路复用器285和第二多路复用器290。例如，第三内部时钟信号clk3_int可为差分信号或单信号。

分别从第一时钟缓冲器220和第三时钟缓冲器280向第一多路复用器285提供第一内部时钟信号clk1_int和第三内部时钟信号clk3_int。第一多路复用器285输出第一内部时钟信号clk1_int和第三内部时钟信号clk3_int中的由控制码ctrl选择的时钟信号作为第四内部时钟信号clk4_int。第四内部时钟信号clk4_int被提供给第一数据缓冲器组230。

分别从第二时钟缓冲器250和第三时钟缓冲器280向第二多路复用器290提供第二内部时钟信号clk2_int和第三内部时钟信号clk3_int。第二多路复用器290输出第二内部时钟信号clk2_int和第三内部时钟信号clk3_int中的由控制码ctrl选择的时钟信号作为第五内部时钟信号clk5_int。第五内部时钟信号clk5_int被提供给第二数据缓冲器组260。

除了参照图9描述的第三时钟板组270、第三时钟缓冲器280、以及第一多路复用器285与第二多路复用器290之外，第一板组210、第一时钟缓冲器220、第一数据缓冲器组230、第二板组240、第二时钟缓冲器250、第二数据缓冲器组260和模式寄存器295的配置和操作与参照图2描述的配置和操作基本相同。

基于接收的数据的频带的存储器装置200a的操作如下。首先，在第一频带操作中，第一数据缓冲器组230响应于由第一多路复用器285提供的第一内部时钟信号clk1_int而操作。此外，第二数据缓冲器组260响应于由第二多路复用器290提供的第二内部时钟信号clk2_int而操作。第一时钟缓冲器220和第二时钟缓冲器250中的每个可作为差分输入缓冲器操作。换言之，存储器装置200a在第一频带操作中的时钟分配方法对应于参照图2描述的第一时钟分配方法。

在第二频带操作中，如第一时钟分配方法一样，第一数据缓冲器组230响应于由第一多路复用器285提供的第一内部时钟信号clk1_int而操作，第二数据缓冲器组260响应于由第二多路复用器290提供的第二内部时钟信号clk2_int而操作。第一时钟缓冲器220和第二时钟缓冲器250中的每个可作为单输入缓冲器操作。换言之，存储器装置200a在第二频率操作中的时钟分配方法对应于参照图2描述的第二时钟分配方法。

在第二频带操作或第三频带操作中，第一多路复用器285输出由控制码ctrl选择的第三内部时钟信号clk3_int作为第四内部时钟信号clk4_int，第二多路复用器290输出由控制码ctrl选择的第三内部时钟信号clk3_int作为第五内部时钟信号clk5_int。因此，第一数据缓冲器组230和第二数据缓冲器组260中的每个响应于第三内部时钟信号clk3_int而操作。在这种情况下，控制码ctrl可允许第三时钟缓冲器280作为差分输入缓冲器操作并且不允许第一时钟缓冲器220和第二时钟缓冲器250操作。在下文中，第三时钟缓冲器280作为差分输入缓冲器操作并且第一数据缓冲器组230和第二数据缓冲器组260响应于第三内部时钟信号clk3_int操作的配置被称为“第五时钟分配方法”。

此外，在第二频带操作或第三频带操作中，第三时钟缓冲器280可作为单输入缓冲器操作。在这种情况下，如在第五时钟分配方法中一样，分别向第一数据缓冲器组230和第二数据缓冲器组260提供由第一多路复用器285和第二多路复用器290分别输出的第三内部时钟信号clk3_int。在下文中，第三时钟缓冲器280作为单输入缓冲器操作并且第一数据缓冲器组230和第二数据缓冲器组260中的每个响应于第三内部时钟信号clk3_int操作的配置被称为“第六时钟分配方法”。换言之，除了第三时钟缓冲器280作为单输入缓冲器操作的配置之外，第六时钟分配方法与第五时钟分配方法相同。因此，存储器装置200a可提供参照图2描述的第一时钟分配方法和第二时钟分配方法，并且还可提供第五时钟分配方法和第六时钟分配方法。

参照图10，存储器装置200b可包括：第一板组210、第一时钟缓冲器220、第一数据缓冲器组230、第二板组240、第二时钟缓冲器250、第二数据缓冲器组260、第三时钟板组270、第三时钟缓冲器280、第一多路复用器285与第二多路复用器290、以及模式寄存器295。

分别从第一时钟缓冲器220、第二时钟缓冲器250和第三时钟缓冲器280向第二多路复用器290提供第一内部时钟信号clk1_int、第二内部时钟信号clk2_int和第三内部时钟信号clk3_int。第二多路复用器290输出第一内部时钟信号clk1_int、第二内部时钟信号clk2_int和第三内部时钟信号clk3_int中的由控制码ctrl选择的时钟信号作为第五内部时钟信号clk5_int。第五内部时钟信号clk5_int被提供给第二数据缓冲器组260。

除了参照图10描述的第二多路复用器290的配置和操作之外，第一板组210、第一时钟缓冲器220、第一数据缓冲器组230、第二板组240、第二时钟缓冲器250、第二数据缓冲器组260、第三时钟板组270、第三时钟缓冲器280、第一多路复用器285、以及模式寄存器295的配置和操作与参照图9描述的配置和操作基本相同。因此，如在图9的存储器装置200a中一样，图10的存储器装置200b可提供第一时钟分配方法、第二时钟分配方法、第五时钟分配方法和第六时钟分配方法。

此外，如在图2的存储器装置100a中一样，存储器装置200b可额外提供第三时钟分配方法和第四时钟分配方法。在存储器装置200b提供第三时钟分配方法的情况下，第一多路复用器285输出由控制码ctrl选择的第一内部时钟信号clk1_int作为第四内部时钟信号clk4_int。第四内部时钟信号clk4_int被提供给第一数据缓冲器组230。此外，第二多路复用器290输出第一内部时钟信号clk1_int作为第五内部时钟信号clk5_int。第五内部时钟信号clk5_int被提供给第二数据缓冲器组260。第一时钟缓冲器220作为差分输入缓冲器操作。因此，向第一数据缓冲器组230和第二数据缓冲器组260中的每个提供由作为差分输入缓冲器操作的第一时钟缓冲器220产生的第一内部时钟信号clk1_int。

在存储器装置200b提供第四时钟分配方法的情况下，如在第三时钟分配方法中一样，第一多路复用器285和第二多路复用器290输出第一内部时钟信号clk1_int分别作为第四内部时钟信号clk4_int和第五内部时钟信号clk5_int。第一时钟缓冲器220作为单输入缓冲器操作。因此，向第一数据缓冲器组230和第二数据缓冲器组260中的每个提供由作为单输入缓冲器操作的第一时钟缓冲器220产生的第一内部时钟信号clk1_int。在第三时钟分配方法和第四时钟分配方法中，第二时钟缓冲器250和第三时钟缓冲器280可不操作。

在图9和图10中，本发明构思的示例性实施例被示出为第三时钟板组270布置在第一板组210与第二板组240之间以及第三时钟缓冲器280布置在第一数据缓冲器组230与第二数据缓冲器组260之间。这是为了在存储器装置200a和存储器装置200b中的每个在第五时钟分配方法或第六时钟分配方法下操作时将通过第三时钟板组270和第三时钟缓冲器280产生的第三内部时钟信号clk3_int尽可能均等地提供给第一数据缓冲器组230和第二数据缓冲器组260中的每个。然而，本发明构思不限于此。例如，第一板组210与第二板组240以及第三时钟板组270可布置为与上述次序不同的次序。此外，第一数据缓冲器组230与第二数据缓冲器组260以及第三时钟缓冲器280可被布置为与上述次序不同的次序。

图11是示出应用根据本发明构思的示例性实施例的存储器装置的用户系统的框图。参照图11，用户系统1000可包括应用处理器1100、内存模块1200、网络模块1300、存储模块1400和用户接口1500。

应用处理器1100可驱动包括在用户系统1000中的元件和操作系统。在本发明构思的一个示例性实施例中，应用处理器1100可包括用于控制用户系统1000的元件的控制器、接口、图形引擎等。应用处理器1100可以是片上系统(soc)。

内存模块1200可作为用户系统1000的主内存、工作内存、缓冲器内存或缓存内存来操作。内存模块1200可以是易失性随机存取存储器(诸如，dram、同步dram(sdram)、双倍数据速率(ddr)sdram、ddr2sdram、ddr3sdram、低功率ddr(lpddr)sdram、lpddr2sdram或lpddr3sdram)或非易失性随机存取存储器(诸如，相变ram(pram)、磁性ram(mram)、阻式ram(pram)或铁电ram(fram))。

例如，包括在应用处理器1100中的控制器和内存模块1200可组成参照图1至图7描述的存储器系统1或参照图8至图10描述的存储器系统2。换言之，包括在应用处理器1100中的控制器可对应于图1的主机10和图8的主机20中的一个，内存模块1200可包括图1的存储器装置100和图8存储器装置200中的一个。

网络模块1300可与外部装置进行通信。例如，网络模块1300可支持无线通信，诸如，码分多址(cdma)、全球移动通信系统(gsm)、宽带cdma(wcdma)、cdma-2000、时分多址(tdma)、长期演进(lte)、全球微波互联接入(wimax)、无线局域网(wlan)、超宽带(uwb)、蓝牙、以及无线显示(wi-di)。这里，网络模块1300可被包括在应用处理器1100中。

存储模块1400可存储数据。例如，存储模块1400可存储从应用处理器1100接收的数据。此外，存储模块1400可将存储于其中的数据发送到应用处理器1100。例如，存储模块1400可以是非易失性半导体存储器装置(诸如，pram、mram、rram、nand闪存、nor闪存或三维nand闪存)。

用户接口1500可包括将数据或命令输入到应用处理器1100或将数据输出到外部装置的接口。例如，用户接口1500可包括用户输入接口，诸如，键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口1500还可包括用户输出接口，诸如，液晶显示器(lcd)、有机发光二极管(oled)显示器装置、有源矩阵oled(amoled)显示器装置、发光二极管(led)、扬声器以及监视器。

根据本发明构思的示例性实施例，存储器系统可基于频带优化时钟信号的质量以及功耗的效率，从而提高存储器装置使用的电池的寿命。

虽然已参照本发明构思的示例性实施例描述了本发明构思，但本领域技术人员将清楚，在不脱离由权利要求限定的本发明构思的精神和范围的情况下，可对其做出各种改变和修改。因此，应理解，上面的实施例不是限制性的，而是说明性的。