输入/输出电路和具有该输入/输出电路的存储器装置的制作方法

文档序号：18748865发布日期：2019-09-24 20:39阅读：182来源：国知局

本发明的各种实施方式涉及一种输入/输出电路。具体地，这些实施方式涉及一种能够减少读取操作时间的输入/输出电路。

背景技术：

存储器系统可以包括存储装置和存储器控制器。

存储装置可以包括多个存储器装置。多个存储器装置可以存储数据或者输出所存储的数据。例如，这些存储器装置可以包括在供电中断时丢失存储的数据的易失性存储器装置，或者即便在供电中断时也保留存储的数据的非易失性存储器装置。

存储器控制器可以控制主机和存储装置之间的数据通信。

主机可以通过利用诸如快速外围组件互连(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)或串行附接scsi(sas)之类的接口协议来与存储器装置通信。然而，为主机和存储器系统之间的数据通信的目的而提供的接口协议可以不限于上述示例，并且可以包括诸如通用串行总线(usb)、多媒体卡(mmc)、增强型小磁盘接口(esdi)或集成驱动电子设备(ide)之类的各种接口协议。

技术实现要素：

各种实施方式涉及一种能够提高输入/输出数据的可靠性的输入/输出电路。

根据一实施方式，一种输入/输出电路包括：数据缓冲器组，其被配置为对通过数据线接收的数据进行缓冲；数据选通缓冲器，其被配置为缓冲数据选通信号，以输出经缓冲的数据选通时钟；数字控制延迟线，其被配置为通过根据延迟代码控制经缓冲的数据的偏斜而输出延迟数据；数据选通时钟输出电路，其被配置为响应于经缓冲的数据选通时钟而生成延迟数据选通时钟；采样器，其被配置为根据延迟数据选通时钟而对延迟数据进行采样，以输出经采样的数据；以及去偏斜电路，其被配置为根据经采样的数据来更新延迟代码。

根据一实施方式，一种输入/输出电路包括：数据路径，其被配置为传输数据；数据选通路径，其被配置为传输数据选通信号；以及去偏斜电路，其被配置为通过反馈经由所述数据路径输出的上升数据和下降数据并且通过控制所述数据路径和所述数据选通路径的延迟时间来减小通过所述数据路径而输出的所述上升数据和所述下降数据之间的偏斜。

根据一实施方式，一种输入/输出电路包括：数据路径，其被配置为根据参考选通时钟从输入数据中生成上升数据和下降数据，并且将上升数据和下降数据提供至包括在存储器装置中的存储器核心；数据选通路径，其被配置为从输入数据选通信号中生成参考选通时钟；以及去偏斜电路，其被配置为通过参考从数据路径提供的上升数据和下降数据而控制在数据路径和数据选通路径中的延迟来减小上升数据和下降数据之间的偏斜。

附图说明

图1是例示根据实施方式的存储器系统的图；

图2是例示图1所示的存储器装置的图；

图3是例示图2的输入/输出电路的示意图；

图4是例示图3的输入/输出电路的详细图示；

图5是例示图4的检测电路的详细图示；

图6是例示图4的代码发生器的详细图示；

图7是例示图4的锁定控制器的详细图示；

图8是例示输出锁定信号的情形的图；

图9是例示本发明的效果的图；

图10是描述根据实施方式的操作存储器装置的方法的流程图；

图11是例示包括图2所示的存储器装置的存储器系统的另一实施方式的图；

图12是例示包括图2所示的存储器装置的存储器系统的实施方式的图；

图13是例示包括图2所示的存储器装置的存储器系统的实施方式的图；以及

图14是例示包括图2所示的存储器装置的存储器系统的实施方式的图。

具体实施方式

现在将参考附图而在下文中对本发明的各个示例性实施方式进行更具体的描述。然而，这些实施方式可以实施为不同的形式，并且不应被解释为限于在本文中所阐述的实施方式。相反，提供这些实施方式是为了使本公开将是透彻的和完整的，并且将向本领域技术人员完全传达示例实施方式的范围。应当注意，对于“一实施方式”的引用并不必然意指仅一个实施方式，并且对于“一实施方式”的不同引用也不必然指代相同的实施方式。

将理解，当一元件被称作“联接”或“连接”至某个元件时，它可以直接地联接或连接至该某个元件，或者可以间接地联接或连接至该某个元件，其中在二者之间存在中间元件。在本说明书中，当一元件被称作“包括”或“包含”一组件时，它并不排除其它组件，而是还可以包括其它组件，除非在上下文中特别指出了相反的描述。

本文所使用的术语仅用于描述特定实施方式的目的，并且不旨在限制本发明。

当在本文中使用时，单数形式可以包括复数形式，并且反之亦然，除非上下文另有清楚的指示。

在下文中，将参考附图对本公开的示例性实施方式进行具体描述，以便本领域技术人员能够容易地实施本公开的技术精神。然而，将取消与公知的功能或配置有关的具体描述，以免不必要地模糊本发明的主题。在附图中，贯穿全文，相似的附图标记指代相似的元件。

图1是例示根据一实施方式的存储器系统1000的图。

参考图1，存储器系统1000可以包括存储装置1100和在存储装置1100和主机2000之间通信的存储器控制器1200。

存储装置1100可以包括多个存储器装置100。例如，存储器装置100中的每个可以包括在供电中断时丢失存储的数据的易失性存储器装置或者即便在供电中断时也保留存储的数据的非易失性存储器装置。图1例示了由非易失性存储器装置构成的存储器装置100的实施方式。例如，非易失性存储器装置可以是闪存装置。

存储器装置100可以联接至多个通道ch1至chk。例如，多个存储器装置100可以联接至第一通道ch1至第k通道chk中的每个通道。

存储器控制器1200可以包括控制处理器200、内部存储器210、存储器接口220、缓冲存储器230和主机接口240。

控制处理器200可以执行各种操作来控制存储装置1100，或者可以生成命令或地址。例如，控制处理器200可以生成用于状态检查操作的状态检查命令以检查存储装置1100的状态，并且可以根据检查结果而生成用于控制存储装置1100的命令。

内部存储器210可以针对存储器控制器1200的操作而存储各种类型的信息。例如，内部存储器210可以包括逻辑地址和物理地址映射表。根据地址映射表，当逻辑地址被输入至内部存储器210时，可以输出与所输入的逻辑地址对应的物理地址。另外，当物理地址被输入至内部存储器210时，可以输出与所输入的物理地址对应的逻辑地址。例如，逻辑地址可以从主机2000输入至内部存储器210，而物理地址可以从存储装置1100输入至内部存储器210。内部存储器210可以包括随机存取存储器(ram)、动态ram(dram)、静态ram(sram)、缓存和紧耦合存储器(tcm)中的至少一个。

存储器接口220可以在存储器控制器1200和存储装置1100之间交换命令、地址和数据。例如，通过第一通道ch1至第k通道chk，存储器接口220可以将命令、地址和数据传输至存储器装置100，并且可以从存储器装置100接收数据。命令可以是内部命令，或者地址可以是逻辑地址。

缓冲存储器230可以在存储器系统1000的操作期间临时地存储数据。例如，在编程操作期间，缓冲存储器230可以临时地存储原始编程数据，直到所选择的存储器装置100的编程操作通过为止。缓冲存储器230可以由sram或dram构成。

主机接口240可以在存储器控制器1200和主机2000之间交换命令、地址和数据。例如，主机接口240可以从主机2000接收命令、地址和数据，并且主机2000可以传输数据。命令可以是外部命令，或者地址可以是物理地址。

控制处理器200、内部存储器210、存储器接口220、缓冲存储器230和主机接口240可以通过总线250彼此通信。

主机2000可以包括主机处理器2100和存储接口2200。主机处理器2100和存储接口2200可以通过总线2300彼此通信。

主机处理器2100可以生成用于控制存储器系统1000的编程操作的编程请求，或者用于控制读取操作的读取请求。例如，编程请求可以包括用于传送至存储器系统1000的编程外部命令和物理地址。例如，读取请求可以包括用于传送至存储器系统1000的读取外部命令和物理地址。可以对诸如擦除请求之类的各种操作请求以及将固件传输至存储器系统1000的操作进行控制。

存储接口2200可以通过利用诸如快速外围组件互连(pcie)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、串行附接scsi(sas)或快速非易失性存储器(nvme)之类的接口协议来与存储器系统1000通信。然而，接口协议可以不限于上述示例，并且可以包括诸如通用串行总线(usb)、多媒体卡(mmc)、增强型小磁盘接口(esdi)或集成驱动电子设备(ide)之类的各种接口协议。

图2是例示图1所示的存储器装置100的图。

参考图2，存储器装置100可以包括存储数据的存储器核心110和输入或输出数据的输入/输出电路120。

存储器核心110可以包括存储数据的存储单元阵列、被配置为将通过输入/输出电路120输入的数据存储至存储单元阵列的外围电路、以及控制逻辑。例如，从如图1所示的存储器控制器1200传输的数据可以通过存储器装置100的输入/输出电路120而传输至存储器核心110，并且存储器核心110可以用所接收的数据来对存储单元阵列进行编程。另外，存储器核心110可以通过输入/输出电路120将从存储单元阵列读取的数据输出至存储器控制器1200。

输入/输出电路120可以被包括在每个存储器装置100中。图2例示了作为示例的联接至第一通道ch1的存储器装置100中的一个。输入/输出电路120可以通过存储器通道ch1接收从存储器控制器1200传输的数据。例如，存储器装置100可以通过数据线dq接收数据并且响应于通过数据选通(strobe)线dqs接收的选通信号而锁存数据。例如，存储器装置100可以在数据选通信号的上升沿和下降沿锁存数据。因此，在输入/输出电路120中，当数据线dq和数据选通线dqs之间的延迟偏斜(skew)最小化时，可以增加数据输入/输出操作的可靠性。在下文中，将对减小数据线dq和数据选通线dqs之间的延迟偏斜的输入/输出电路120进行描述。

图3是例示图2的输入/输出电路120的示意图。

参考图3，输入/输出电路120可以包括数据缓冲器组(被称作dq缓冲器组)310、数字控制延迟线(被称作dcdl)320、采样器330、去偏斜电路400、数据选通缓冲器(被称作dqs缓冲器)340以及数据选通时钟输出电路(被称作dqsclk输出电路)350。

dq缓冲器组310可以缓冲通过数据线dq接收的数据，并且将经缓冲的数据dqb输出至dcdl320。例如，dq缓冲器组310可以接收原始数据dq，并且将经缓冲的数据dqb输出至dcdl320。

dcdl320可以从dq缓冲器组310接收经缓冲的数据dqb，并且通过根据延迟代码d_code控制数据的延迟时间来校正数据dqb的偏斜。经dcdl320偏斜校正的数据可以被称作延迟数据d_dqb。

采样器330可以响应于延迟数据选通时钟d_dqsb来对延迟数据d_dqb进行采样。例如，采样器330可以对延迟数据d_dqb进行采样以输出上升数据r_data和下降数据f_data。

去偏斜电路400可以生成数据复制时钟dq_re以及数据选通复制时钟dqs_re，并且可以根据从采样器330反馈的上升数据r_data和下降数据f_data而输出用于偏斜校正的延迟代码d_code。数据复制时钟dq_re可以是在数据输入线dq中使用的时钟的复制时钟(replicaclock)。数据选通复制时钟dqs_re可以是在数据选通线dqs中使用的时钟的复制时钟。数据复制时钟dq_re可以用作dcdl320的时钟。数据选通复制时钟dqs_re可以被dqsclk输出电路350使用。因此，可以减小数据线dq和数据选通线dqs之间的延迟偏斜，使得采样器330可以输出经去偏斜的上升数据r_data和下降数据f_data。为了执行上述功能，去偏斜电路400可以包括时钟发生器(被称作clk发生器)410、偏斜控制器420和检测电路430。

clk发生器410可以生成各种时钟。例如，clk发生器410可以将复制时钟dq_re和dqs_re输出至dcdl320和dqsclk输出电路350。另外，clk发生器410可以生成公共时钟并且将公共时钟输出至偏斜控制器420和检测电路430。

偏斜控制器420可以响应于复位信号reset而将开始信号st_s输出至clk发生器410。偏斜控制器420可以响应于代码控制信号pdlpf、有效信号val和模糊状态信号amb而将延迟代码d_code输出至dcdl320，或者将锁定信号lock_s输出至clk发生器410。

检测电路430可以响应于从采样器330接收的数据r_data和f_data而输出代码控制信号pdlpf、有效信号(validsignal)val和模糊状态信号(ambiguousstatussignal)amb。有效信号val可以指示从采样器330输出的数据r_data和f_data是否是有效的。可以在从采样器330输出的数据r_data和f_data的电平超出有效范围(effectiverange)时输出模糊状态信号amb。代码控制信号pdlpf可以指示是向上还是向下改变代码。

dqs缓冲器340可以缓冲通过数据选通信号dqs接收的信号，并且将经缓冲的数据选通信号dqsb输出至dqsclk输出电路350。

dqsclk输出电路350可以响应于数据选通复制时钟dqs_re和经缓冲的数据选通信号dqsb而将延迟数据选通时钟d_dqsb输出至采样器330。

当通过dq缓冲器组310、dcdl320以及采样器330形成数据路径，并且通过dqs缓冲器340和dqsclk输出电路350形成数据选通路径时，去偏斜电路400可以用于减小数据路径和数据选通路径之间的偏斜。

将更详细地对上述输入/输出电路120进行描述。

图4是例示图3的输入/输出电路120的详细图示。

参考图4，dq缓冲器组310可以包括多个比较器311。比较器311中的每个可以通过负端子(-)而共同地接收基准电压vref，并且其正端子(+)可以联接至数据线dq中的每个。例如，比较器311可以将分别通过数据线dq接收的数据的电平与基准电压vref进行比较，可以缓冲数据，并且可以输出经缓冲的数据dqb。

dcdl320可以从dq缓冲器组310接收经缓冲的数据dqb，并且根据数据复制时钟dq_re和延迟代码d_code控制数据dqb的延迟时间。换句话说，dcdl320可以响应于延迟代码d_code(其为数字代码)而控制经缓冲的数据dqb的输出相位且输出延迟数据d_dqb，并且可以响应于数据复制时钟dq_re而输出延迟数据d_dqb。

采样器330可以包括响应于延迟数据选通时钟d_dqsb而对延迟数据d_dqb进行采样的多个延迟触发器(或者d触发器)。延迟数据d_dqb可以分别施加至延迟触发器331的数据输入端子d，并且其延迟数据选通时钟d_dqsb可以施加至延迟触发器331的时钟输入端子ck。因此，延迟触发器331中的每个可以响应于延迟数据选通时钟d_dqsb而输出与延迟数据d_dqb对应的下降数据f_data和上升数据r_data。例如，延迟触发器331可以响应于延迟数据选通时钟d_dqsb而在对应的延迟数据d_dqb为“1”时输出为“1”的上升数据r_data并且在对应的延迟数据d_dqb为“0”时输出为“0”的下降数据f_data。因此，采样器330可以接收延迟数据d_dqb并且响应于延迟数据选通时钟d_dqsb而输出上升数据r_data和下降数据f_data。

dqs缓冲器340可以包括比较器341。比较器341可以响应于数据选通时钟dqs_clk和数据选通信号dqs而输出延迟数据选通信号dqsb。例如，数据选通时钟dqs_clk可以施加至比较器341的负端子(-)，而数据选通信号dqs可以施加至比较器341的正端子(+)。

dqsclk输出电路350可以响应于从dqs缓冲器340接收的经缓冲的数据选通信号dqsb和从clk发生器410接收的数据选通复制时钟dqs_re而将延迟数据选通时钟d_dqsb输出至采样器330。

包括clk发生器410、偏斜控制器420和检测电路430的去偏斜电路400可以接收从采样器330输出的上升数据r_data和下降数据f_data作为反馈，并且可以根据反馈的数据r_data和f_data而控制延迟数据选通时钟d_dqsb和延迟代码d_code。下文将更具体地描述各个电路。

clk发生器410可以包括振荡器(被称为osc)411、第一时钟缓冲器412以及第二时钟缓冲器413。

osc411可以响应于开始信号st_s而生成数据选通时钟dqs_clk、数据选通反转时钟dqsb_clk和公共时钟clkcom，并且可以响应于锁定信号lock_s而停止生成数据选通时钟dqs_clk和数据选通反转时钟dqsb_clk。

第一时钟缓冲器412可以通过对基准电压vref和数据选通时钟dqs_clk进行比较而输出数据复制时钟dq_re。例如，基准电压vref可以被施加至第一时钟缓冲器412的负端子(-)，而数据选通时钟dqs_clk可以被施加至第一时钟缓冲器412的正端子(+)。从第一时钟缓冲器412输出的数据复制时钟dq_re可以用于操作dcdl320。

第二时钟缓冲器413可以通过对数据选通时钟dqs_clk和数据选通反转时钟dqsb_clk进行比较而输出数据选通复制时钟dqs_re。例如，数据选通反转时钟dqsb_clk可以被施加至第二时钟缓冲器413的负端子(-)，而数据选通时钟dqs_clk可以被施加至第二时钟缓冲器413的正端子(+)。从第二时钟缓冲器413输出的数据选通复制时钟dqs_re可以用于操作dqsclk输出电路350。

第一时钟缓冲器412和第二时钟缓冲器413可以基于从振荡器411生成的数据选通时钟dqs_clk而输出复制时钟dq_re和dqs_re，使得对应于数据路径的dcdl320和对应于数据选通路径的dqsclk输出电路350之间的偏斜可以减小。

偏斜控制器420可以包括代码发生器421和锁定控制器422，以用于响应于复位信号reset、代码控制信号pdlpf、有效信号val、模糊状态信号amb和公共时钟clkcom而输出开始信号st_s、延迟代码d_code和锁定信号lock_s。

代码发生器421可以响应于代码控制信号pdlpf和有效信号val而将延迟代码d_code输出至dcdl320和锁定控制器422，并且可以响应于锁定信号lock_s而停止输出延迟代码d_code。例如，当有效信号val被施加时，代码发生器421可以响应于代码控制信号pdlpf而输出延迟代码d_code。延迟代码d_code可以根据代码控制信号pdlpf而被控制为向上改变或向下改变。

例如，延迟代码d_code可以基于默认代码而生成。当代码控制信号pdlpf是上信号(upsignal)时，默认代码可以被补偿为向上改变，并且作为延迟代码d_code输出。当代码控制信号pdlpf是下信号时，默认代码可以被补偿为向下改变，并且作为延迟代码d_code输出。

例如，当默认代码被假定为“0100”时，作为经向上补偿的默认代码的延迟代码d_code可以根据反馈回路而以从“0101”到“1111”的顺序方式改变。与之相反，作为经向下补偿的默认代码的延迟代码d_code可以根据反馈回路而以从“0011”到“0000”的顺序方式改变。反馈回路可以是这样的回路：通过该回路，从采样器330输出的上升数据r_data和下降数据f_data可以反馈至检测电路430。换句话说，检测电路430可以更新并且输出代码控制信号pdlph、有效信号val和模糊状态信号amb中的至少一个。

锁定控制器422可以响应复位信号reset而输出开始信号st_s，并且可以响应于公共时钟clkcom、延迟信号d_code以及模糊状态信号amb而输出锁定信号lock_s。

检测电路430可以接收从采样器330输出的上升数据r_data和下降数据f_data作为反馈数据，并且可以通过确定上升数据r_data和下降数据f_data是否有效而输出代码控制信号pdlpf、有效信号val和模糊状态信号amb。代码控制信号pdlpf可以确定是向上改变延迟代码d_code还是向下改变延迟代码d_code，而当上升数据r_data和下降数据f_data的次序清楚时，可以输出有效信号val。例如，可以在所接收的数据的相位彼此一致时输出有效信号val。可以在上升数据r_data和下降数据f_data超出有效范围时输出模糊状态信号amb。例如，当上升数据r_data的电平高于有效上升电平时或者当下降数据f_data的电平低于有效下降电平时，可以输出模糊状态信号amb。

图5是例示图4的检测电路430的详细图示。

参考图5，检测电路430可以包括回路滤波器(被称作lpf)31和相位输出电路(被称作pdout)32。

lpf31可以响应于公共时钟clkcom而确定上升数据r_data和下降数据f_data是否有效。更具体而言，lpf31可以响应于公共时钟clkcom而接收上升数据r_data和下降数据f_data预定次数，并且可以在所接收的数据彼此一致时输出有效信号val。例如，lpf31可以对上升数据r_data和下降数据f_data进行三次采样，并且可以在所采样的数据彼此一致时输出有效信号val。采样次数可以根据存储器系统而改变。lpf31可以根据采样结果而输出相位上升信号pdr或者相位下降信号pdf。

pdout32可以响应于相位上升信号pdr和相位下降信号pdf而输出代码控制信号pdlpf或模糊状态信号amb。例如，当pdout32接收相位上升信号pdr时，pdout32可以输出代码控制信号pdlpf来向上改变默认代码，而当pdout32接收相位下降信号pdf时，pdout32可以输出代码控制信号pdlpf来向下改变默认代码。另外，当相位上升信号pdr和相位下降信号pdf超出有效范围时，pdout32可以输出模糊状态信号amb。

图6是例示图4的代码发生器421的详细图示。

参考图6，当施加有效信号val并且接收到代码控制信号pdlpf时，代码发生器421可以通过根据代码控制信号pdlpf向上或向下改变默认代码而输出延迟代码d_code。

图7是例示图4的锁定控制器422的详细图示，而图8是例示输出锁定信号lock_s的情形的图。

参考图7和图8，锁定控制器422可以包括模糊状态检测器ab、计时器tm和满码(fullcode)检测器fc。

模糊状态检测器ab可以在模糊状态信号amb被施加时输出锁定信号lock_s。例如，由于在从采样器330输出的数据r_data和f_data的电平超出有效范围时输出模糊状态信号amb，所以模糊状态检测器ab可以在模糊状态信号amb被施加时输出锁定信号lock_s。参考图8，上升数据r_data和下降数据f_data可以在有效范围r81内上升或下降。然而，当上升数据r_data的电平高于有效上升电平upc或者下降数据f_data的电平低于有效下降电平doc时，可以输出锁定信号lock_s来锁定数据的上升或下降操作。

计时器tm可以在上升数据r_data没有增大至有效上升电平upc并且以下降结束时或者在下降数据f_data没有减小至有效下降电平doc并且以上升结束时输出锁定信号lock_s。例如，计时器tm可以基于公共时钟clkcom在上升数据r_data上升时对时钟周期c82进行计数，并且可以在下降数据f_data下降时对时钟周期c82进行计数。。当上升数据r_data没有增大至有效上升电平upc时，公共时钟clkcom的周期可以保持增加。计时器tm可以针对上升数据r_data和下降数据f_data中的每个确定公共时钟clkcom的计数次数是否超出时钟周期c82。计时器tm可以在计数次数超出时钟周期c82时输出锁定信号lock_s。

满码检测器fc可以在延迟代码d_code超出预定校正范围时输出锁定信号lock_s。例如，延迟代码d_code可以包括用于根据代码控制信号pdlpf进行偏斜校正的位，以便校正偏斜。当生成超出预定校正范围的代码时，满码检测器fc可以输出锁定信号lock_s。

图9是例示本发明的效果的图。

参考图9，图4的去偏斜电路400可以检测根据通过数据线dq和数据选通线dqs接收的数据而输出的上升数据r_data和下降数据f_data的偏斜sk，并且可以输出延迟代码d_code来消除偏斜sk，由此执行去偏斜操作。因此，可以提高输入/输出数据的可靠性，从而使得存储器系统的可靠性也能够提高。

图10是描述根据实施方式的操作存储器装置100的方法的流程图。将参考图4至图10来具体描述操作。

参考图4至图10，在步骤s71，clk发生器410可以响应于开始信号st_s而被激活，由此生成数据选通时钟dqs_clk和公共时钟clkcom。

当生成了数据选通时钟dqs_clk和公共时钟clkcom时，可以生成复制时钟dq_re和dqs_re，并且可以在步骤s72执行利用复制时钟dq_re和dqs_re的训练操作。在训练操作期间，采样器330可以输出上升数据r_data和下降数据f_data，并且输出的上升数据r_data和下降数据f_data可以由lpf31进行采样。术语“采样”可以指lpf31的根据公共时钟clkcom对上升数据r_data和下降数据f_data进行采样的操作。

在步骤s73，可以确定经采样的上升数据r_data和下降数据f_data是有效数据还是模糊数据。

当上升数据r_data和下降数据f_data是有效的时(步骤s73处的“是”)，在步骤s74，图4的偏斜控制器420可以更新延迟代码d_code以对偏斜进行调节。

随后，在步骤s75，可以根据更新的延迟代码d_code来校正数据。例如，可以根据更新的延迟代码d_code来消除数据的偏斜。当消除了数据的偏斜时，在步骤s80，可以锁定去偏斜操作。

在步骤s73，当经采样的上升数据r_data和下降数据f_data不是有效的时(步骤s73处的“否”)，在步骤s76，可以对经采样的上升数据r_data和下降数据f_data进行检测，而当在步骤s77中经检测的上升数据r_data和下降数据f_data是模糊的、在步骤s78中上升数据r_data和下降数据f_data没有达到有效电平、或者在步骤s79中延迟代码d_code超出有限的校正范围时，可以在步骤s80中锁定去偏斜操作。

图11是例示包括图2所示的存储器装置的存储器系统30000的实施方式的图。

参考图11，存储器系统30000可以被实施在蜂窝电话、智能电话、平板pc、个人数字助理(pda)或无线通信装置中。存储器系统30000可以包括存储器装置100和控制存储器装置100的操作的存储器控制器1200。存储器控制器1200可以响应于处理器3100的控制而控制存储器装置100的数据存取操作，例如，存储器装置100的编程操作、擦除操作或读取操作。如上所述，在存储器控制器1200的读取操作期间，由于从存储器装置100接收的数据可以直接地输出至处理器3100而没有通过缓冲存储器，所以读取操作的时间可以减少。

存储器控制器1200可以控制被编程至存储器装置100中的数据通过显示器3200进行输出。

无线电收发器3300可以通过天线ant交换无线电信号。例如，无线电收发器3300可以将通过天线ant接收的无线电信号改变为能够由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并且将经处理的信号传输至存储器控制器1200或者显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程至半导体存储器装置100中。另外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ant而将该无线电信号输出至外部装置。用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据可以通过输入装置3400而输入，并且输入装置3400可以包括诸如触摸板和计算机鼠标之类的定点装置、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可以通过显示器3200而输出。

根据实施方式，控制存储器装置100的操作的存储器控制器1200可以形成处理器3100的一部分，或者可以形成为与处理器3100分开的芯片。

图12是例示包括图2所示的存储器装置的存储器系统的实施方式的图。

参考图12，存储器系统40000可以被设置为个人计算机(pc)、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器。

存储器系统40000可以包括存储器装置100和控制存储器装置100的数据处理操作的存储器控制器1200。

处理器4100可以根据通过输入装置4200输入的数据来通过显示器4300输出存储在存储器装置100中的数据。输入装置4200的示例可以包括诸如触摸板或计算机鼠标之类的定点装置、小键盘或键盘。

处理器4100可以控制存储器系统40000的一般操作并且控制存储器控制器1200的操作。根据实施方式，控制存储器装置100的操作的存储器控制器1200可以是处理器4100的一部分，或者可以形成为与处理器4100分开的芯片。

特别地，存储器控制器1200可以在读取操作期间跳过在缓冲存储器中存储读取的数据的操作，并且直接地将读取的数据输出至处理器4100，从而可以减少读取操作的时间。

图13是例示包括图2所示的存储器装置的存储器系统的实施方式的图。

参考图13，存储器系统50000可以被设置为图像处理装置，例如，数字相机、附接有数字相机的移动电话、附接有数字相机的智能电话或者附接有数字相机的平板pc。

存储器系统50000可以包括存储器装置100和控制存储器装置100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。

存储器系统50000的图像传感器5200可以将光学图像转变为数字信号，并且经转变的数字信号可以传输至处理器5100或存储器控制器1200。响应于处理器5100的控制，经转变的数字信号可以通过显示器5300而输出，或者通过存储器控制器1200而存储在存储器装置100中。另外，存储在存储器装置100中的数据可以根据处理器5100或存储器控制器1200的控制而通过显示器5300输出。

根据实施方式，控制存储器装置100的操作的存储器控制器1200可以是处理器5100的一部分，或者可以形成为与处理器5100分开的芯片。

特别地，存储器控制器1200可以在读取操作期间跳过在缓冲存储器中存储读取的数据的操作，并且可以直接地将读取的数据输出至处理器5100，从而可以减少读取操作的时间。

图14是例示包括图2所示的存储器装置的存储器系统的实施方式的图。

参考图14，存储器系统70000可以包括存储卡和智能卡。存储器系统70000可以包括存储器装置100、存储器控制器1200和卡接口7100。

存储器控制器1200可以控制存储器装置100和卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是，但是不限于：安全数字(sd)卡接口或者多媒体卡(mmc)接口。特别地，存储器控制器1200可以在读取操作期间跳过在缓冲存储器中存储读取的数据的操作，并且可以直接地将读取的数据输出至处理器7100，从而可以减少读取操作的时间。

卡接口7100可以根据主机60000的协议而对主机60000和存储器控制器1200之间的数据交换进行接口连接。根据实施方式，卡接口7100可以支持通用串行总线(usb)协议和芯片间(ic)-usb协议。卡接口7100可以指支持主机60000所使用的协议的硬件、安装在硬件上的软件或者信号传送方法。

当存储器系统70000连接至诸如pc、平板pc、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或者数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以响应于微处理器(μp)6100的控制通过卡接口7100和存储器控制器1200而执行与存储器装置100的数据通信。

根据本公开，能够提高存储器装置的输入/输出数据的可靠性，从而能够提高包括该存储器装置的存储器系统的可靠性。

在上述实施方式中，可以选择性地执行或跳过所有的步骤。另外，在每个实施方式中的步骤并不总是按照固定的顺序执行。此外，本说明书中所公开的实施方式和附图旨在帮助本领域普通技术人员更清楚地理解本公开，而并非旨在限制本公开的边界。换句话说，本公开所属技术领域的普通技术人员将能够容易地理解，基于本公开的技术范围的各种修改是可能的。