相关申请的交叉引用本申请要求于2019年4月4日在韩国知识产权局提交的第10-2019-0039740号韩国专利申请的优先权，该申请的公开内容通过引用整体结合于此。本发明构思涉及存储器设备及稳定其内部电压的方法，并且更具体地，涉及用于稳定由内部电压电路生成的内部电压的存储器设备以及稳定该存储器设备的内部电压的方法。
背景技术：
：：半导体存储器设备被分类为易失性存储器设备和非易失性存储器设备，在易失性存储器设备中存储在其中的数据在电源关闭时丢失，而在非易失性存储器设备中存储在其中的数据即使在电源关闭时也不会丢失。易失性存储器设备在读取和写入时更快，但是当外部电源关闭时，存储在其中的内容会消失。另一方面，尽管非易失性存储器设备在读取和写入时比易失性存储器设备更慢，但是即使在外部电源关闭时存储在其中的内容也被保留。随着半导体存储器设备的操作速度提高，在半导体存储器设备的高速操作中使用的内部电压中生成噪声。该噪声称为电源噪声。已经讨论了降低在高速操作中的电源噪声的各种方法。技术实现要素：本发明构思的各个方面提供了一种在没有附加电容器的情况下稳定内部电压的存储器设备和方法，并且更具体地，提供了一种在高速操作中稳定内部电压的存储器设备和方法。根据一些实施例，一种方法控制存储器设备，该存储器设备包括页缓冲器电路，该页缓冲器电路包括多个页缓冲器，其中每个页缓冲器包括至少一个锁存器。该方法包括由内部电压电路生成用于页缓冲器电路的操作的内部电压中的至少一个内部电压，该内部电压电路向页缓冲器电路提供该至少一个内部电压；以及向所述页缓冲器电路提供用于形成在所述内部电压电路和不用于在所述页缓冲器电路中进行缓冲的所述多个页缓冲器中的第一页缓冲器的第一电节点之间、在对所述多个页缓冲器中的第二页缓冲器的第一锁存器的设定操作期间的电连接的控制信号。根据一些实施例，一种稳定存储器设备的内部电压的方法包括：在对所述存储器设备中的页缓冲器电路的第一页缓冲器中包括的第一锁存器的锁存器设定操作开始之前，将所述页缓冲器电路的第二页缓冲器的第一电节点电连接到被配置为向所述页缓冲器电路提供内部电压的内部电压电路，该第一电节点在所述锁存器设定操作期间在所述页缓冲器电路中浮置；启动对第一锁存器的锁存器设定操作；以及在第一锁存器已经被设定之后断开第一电节点和所述内部电压电路之间的电连接。根据一些实施例，描述了用于包括第一存储器区域和第二存储器区域的存储器设备的方法。该存储器设备包括：第一核心电路，包括内部电压电路，该内部电压电路被配置为生成与第一存储器区域相对应的第一页缓冲器电路所需的内部电压，该第一核心电路被配置为控制第一存储器区域；以及第二核心电路，被配置为控制第二存储器区域。该方法包括生成用于形成在所述内部电压电路和所述第二核心电路中的第二页缓冲器电路中包括的第一电节点之间、在对包括在所述第一页缓冲器电路中的高速缓存锁存器的设定操作期间的电连接的控制信号。附图说明从以下结合附图的详细描述中将更清楚地理解本发明构思的实施例，其中：图1示出了根据本发明构思的示例实施例的数据处理系统；图2示出了根据本发明构思的示例实施例的存储器设备；图3a和图3b各自示出了根据本发明构思的示例实施例的存储器块的结构；图4示出了根据本发明构思的示例实施例的页缓冲器电路和内部电压电路；图5示出了根据本发明构思的示例实施例的页缓冲器、电压稳定器和内部电压电路；图6示出了根据本发明构思的示例实施例的稳定存储器设备的内部电压的方法的流程图；图7示出了根据本发明构思的示例实施例的页缓冲器、电压稳定器和内部电压电路；图8示出了根据本发明构思的示例实施例的稳定存储器设备的内部电压的方法的时序图；图9示出了根据本发明构思的示例实施例的稳定存储器设备的内部电压的方法的流程图；图10示出了根据本发明构思的示例实施例的页缓冲器、电压稳定器和内部电压电路；图11示出了根据本发明构思的示例实施例的稳定存储器设备的内部电压的方法的流程图；图12示出了根据本发明构思的示例实施例的存储器设备；图13示出了根据本发明构思的示例实施例的稳定存储器设备的内部电压的方法的流程图；以及图14示出了根据本发明构思的示例实施例的固态驱动器(solidstatedrive，ssd)系统。具体实施方式在下文中，将参考附图详细描述本发明构思的实施例。图1示出了根据本发明构思的示例实施例的数据处理系统10。数据处理系统10可以包括主机100和存储器系统400，并且存储器系统400可以包括存储器控制器200和存储器设备300。数据处理系统10可以应用于诸如超移动个人计算机(ultramobilepersonalcomputer(pc)，umpc)、工作站、上网本、个人数字助理(personaldigitalassistant，pda)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(portablemultimediaplayer，pmp)、便携式游戏机、导航设备、黑匣子和数码相机的各种设备中的一种。主机100、存储器控制器200和存储器设备300中的每一个可以被提供为一个芯片、一个封装、一个模块等。然而，实施例不限于此。例如，存储器控制器200和存储器设备300一起可以被提供为存储器系统400或存储设备。此外，存储器系统400可以构成pc卡、紧凑型闪存(compactflash，cf)卡、智能媒体卡(smartmediacard，sm/smc)、存储棒、多媒体卡(multimediacard，mmc)(例如，缩小尺寸(reduced-size，rs)mmc(rs-mmc)和微型mmc)、sd卡(例如，迷你sd卡和微型sd卡)、通用闪存设备(例如，通用闪存存储(universalflashstorage，ufs))等。作为另一示例，存储器系统400可以构成固态盘/固态驱动器(ssd)。主机100可以向存储器控制器200发送数据操作请求req和地址addr，并与存储器控制器200交换数据data。如图所示，主机100可以基于各种接口协议中的至少一种来与存储器控制器200交换数据data，所述各种接口协议诸如：通用串行总线(universalserialbus，usb)协议、mmc协议、外围组件互连(peripheralcomponentinterconnection，pci)协议、快速pci(pci-express，pci-e)协议、高级技术附件(advancedtechnologyattachment，ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(smallcomputersmallinterface，scsi)协议、增强型小型磁盘接口(enhancedsmalldiskinterface，esdi)协议、集成驱动电子设备(integrateddriveelectronics，ide)协议、移动工业处理器接口(mobileindustryprocessorinterface，mipi)协议和通用闪存存储(universalflashstorage，ufs)协议。存储器控制器200可以控制存储器设备300。例如，响应于从主机100接收到的数据操作请求req，存储器控制器200可以读取存储在存储器设备300中的数据data，或者可以控制存储器设备300以写入数据data。例如，存储器控制器200可以通过向存储器设备300提供地址addr、命令cmd和控制信号来控制存储器设备300的写入操作、读取操作和擦除操作。此外，用于上述操作的数据data可以在存储器控制器200和存储器设备300之间被收发。存储器设备300可以包括至少一个存储器单元阵列。存储器单元阵列可以包括多个字线和多个位线彼此交叉的区域中的多个存储器单元，并且所述多个存储器单元可以包括非易失性存储器单元。每个存储器单元可以是存储两位或更多位数据的多级单元(multi-levelcell，mlc)。例如，每个存储器单元可以是存储2位数据的2位mlc、存储3位数据的三级单元(triple-levelcell，tlc)、存储4位数据的四级单元(quadruple-levelcell，qlc)或者存储5位或更多位数据的mlc。然而，本发明构思不限于此，并且例如，一些存储器单元可以是存储一位数据的单级单元(single-levelcell，slc)，而其他存储器单元可以是mlc。存储器设备300可以包括nand闪存、垂直nand(verticalnand，vnand)闪存、nor闪存、电阻式随机存取存储器(resistiverandomaccessmemory(ram)，rram)、相变ram(phase-changeram，rram)、磁阻式随机存取存储器(magnetoresistiverandomaccessmemory，mram)、铁电随机存取存储器(ferroelectricrandomaccessmemory，fram)、自旋转移随机存取存储器(spintransferrandomaccessmemory，stt-ram)或它们的组合。存储器设备300可以响应于从存储器控制器200接收到的信号来执行对数据data的写入、读取和擦除操作。存储器设备300可以包括页缓冲器电路330、内部电压电路370和电压稳定器352。页缓冲器电路330可以经由位线连接到存储器单元阵列。页缓冲器电路330可以通过经解码的列地址选择位线而连接到数据线，并且可以执行将数据data写入存储器单元阵列或从存储器单元阵列读取数据data的操作。为此，页缓冲器电路330可以包括分别连接到多个位线中的每一个的多个页缓冲器。因此，如这里所使用的，页缓冲器电路指的是连接在位线和存储器单元之间的多个页缓冲器，并且每个页缓冲器指的是连接到单个位线(或位线/互补位线(bitlinebar)对)的单个缓冲器。内部电压电路370可以生成存储器设备300中所需的各种内部电压，并且将生成的内部电压提供给存储器设备300中的各种组件。例如，内部电压电路370可以生成驱动存储器设备300中的晶体管所需的驱动电压，并将其提供给存储器设备300中的所述晶体管。此外，例如，内部电压电路370可以生成页缓冲器电路330所需的内部电压，并且可以将生成的内部电压提供给页缓冲器电路330。此外，内部电压电路370可以包括用于生成上述内部电压的各种类型的电源电路中的一个或更多个。电源电路可以包括各种类型的ac-dc转换器、dc-dc转换器和ac-ac转换器中的一个或更多个。一般地，可能优选的是，由内部电压电路370生成的特定内部电压具有特定电平，例如内部电压具有稳定值。然而，当存储器设备300以高速进行操作时，由于诸如负载效应的问题，内部电压的电平可能不同于期望的特定电平；例如，内部电压可能具有不稳定的值。因此，由内部电压电路370生成的内部电压可能具有噪声。在下文中，该噪声被称为电源噪声。一般地，存储器设备300可以使用连接到内部电压电路370的附加电容器来减少电源噪声的发生。然而，附加电容器通常的问题在于它们会产生成本并增加面积。根据本发明构思的示例实施例的电压稳定器352可以在存储器设备300以高速操作时，将在高速操作时没有被使用的电节点电连接到内部电压电路370。例如，在高速操作期间通常不使用的电节点(例如，因为高速操作是对于包括不同电节点的不同的页缓冲器)可以在高速操作期间用作实质电容器的一部分。在一个实施例中，电压稳定器352可以使得在对包括在页缓冲器电路330中的锁存器的设定操作期间通常不用于锁存器设定操作的电节点被电连接到内部电压电路370。例如，在锁存器设定操作完成之前，电压稳定器352可以生成控制信号，以将包括在页缓冲器电路330中的页缓冲器的感测输出节点(sense-outnode)电连接到内部电压电路370，并且可以将生成的控制信号提供给页缓冲器电路330。特别地，电压稳定器352可以在锁存器设定准备操作启动之后并且在锁存器设定操作启动之前，将感测输出节点电连接到内部电压电路370。例如，多个锁存器可以被包括在页缓冲器电路330中，并且在一些实施例中，当用于第一页缓冲器的第一锁存器被设定用于例如存储器访问操作时，连接到未被设定的用于第二页缓冲器的第二锁存器的节点可以被用作电容器的一部分(例如，通过将该节点连接到内部电压电路370)。以这种方式，被称为感测输出节点的节点的功能不应被解释为限于以感测输出节点的名称描述的“感测输出”功能，因为在某些情况下，此节点不用于感测输出，而是例如当另一节点正被用于感测输出时用作电容器的一部分(例如，它充当等效电容器的一部分)。因此，在本说明书中，“感测输出节点”可以被称为位线和诸如感测锁存器的锁存器之间的电节点，并且可以不一定执行“感测输出”功能作为“感测输出节点”的功能。在一个实施例中，电压稳定器352可以将与验证信号线相对应的验证信号节点电连接到内部电压电路370，该验证信号线通过连接到页缓冲器电路330中的感测锁存器来用于验证数据通过/失败。特别地，电压稳定器352可以在锁存器设定准备操作启动之后并且在锁存器设定操作启动之前(或者，在锁存器设定准备操作启动之后并且在锁存器设定操作完成之前)，将验证信号节点电连接到内部电压电路370。例如，锁存器设定准备操作可以通过某些电荷开始在不同的节点或线上累积来启动。然后，所述电荷继续累积，直到锁存器被设定，此时锁存器设定操作完成。以这种方式，按照根据本发明构思的示例实施例的数据处理系统10，通过在包括在页缓冲器电路330中的第二页缓冲器的第二锁存器的设定操作完成之前将与第一页缓冲器的第一锁存器相关联的电节点电连接到内部电压电路370，存储器设备300可以将该电节点用作电容器的一部分，该电节点通常不用于不同的第二页缓冲器的锁存器设定操作中。因此，由内部电压电路370生成的内部电压可以在没有附加电容器的情况下被稳定。特别地，内部电压可以在高速的锁存器设定操作期间被稳定。此外，可以降低在高速操作中可能出现的内部电压的电源噪声。图2示出了根据本发明构思的示例实施例的存储器设备300。省略了先前参考图1给出的存储器设备300的描述。存储器设备300可以包括存储器单元阵列310、行解码器320、页缓冲器电路330、电压发生器340、控制逻辑350和数据输入/输出(i/o)电路360。存储器单元阵列310可以包括多个存储器块。所述存储器块中每一个可以包括多个存储器单元。存储器单元阵列310可以经由字线wl、串选择线ssl和接地选择线gsl连接到行解码器320，并且可以经由位线bl连接到页缓冲器电路330。存储器单元阵列310可以包括分别连接到位线bl的串。这里，串中的每一个可以包括串联连接在位线bl和公共源极线csl之间的至少一个串选择晶体管、多个存储器单元和至少一个接地选择晶体管。行解码器320可以基于行地址x-addr选择一些字线wl。行解码器320可以将字线施加电压传送到字线wl。例如，在数据写入操作中，行解码器320可以向选择的字线wl施加编程电压和验证电压，并且向未选择的字线wl施加编程禁止电压。在数据读取操作中，行解码器320可以向选择的字线wl施加读取电压，并且向未选择的字线wl施加读取禁止电压。在数据擦除操作中，行解码器320可以向字线wl施加字线擦除电压。此外，行解码器320可以基于行地址x-addr选择串选择线ssl中的一些或接地选择线gsl中的一些。响应于从控制逻辑350接收到的页缓冲器控制信号ctrl_pb，页缓冲器电路330可以将数据写入存储器单元阵列310或者从存储器单元阵列310读取数据。电压发生器340可以基于从控制逻辑350接收到的电压控制信号ctrl_vol生成各种电压，以对存储器单元阵列310执行写入、读取和擦除操作。例如，电压发生器340可以生成字线驱动电压vwl以驱动字线wl。在这种情况下，字线驱动电压vwl可以包括写入电压、读取电压、字线擦除电压、写入验证电压等。此外，电压发生器340还可以生成驱动串选择线ssl的串选择线驱动电压、和驱动接地选择线gsl的接地选择线驱动电压。此外，在一些实施例中，参考图1描述的内部电压电路370可以是包括在电压发生器340中的组件。然而，实施例不限于此，并且内部电压电路370和电压发生器340可以实现为分开的组件。控制逻辑350可以基于从存储器控制器200接收到的命令cmd、地址addr和控制信号ctrl，生成各种内部控制信号以将数据data存储在存储器单元阵列310中或者从存储器单元阵列310读取数据data。例如，控制逻辑350可以控制存储器设备300的所有操作。控制逻辑350中生成的各种内部控制信号可以被提供给行解码器320、页缓冲器电路330、电压发生器340等。例如，控制逻辑350可以将行地址x-addr提供给行解码器320，将页缓冲器控制信号ctrl_pb提供给页缓冲器电路330，将电压控制信号ctrl_vol提供给电压发生器340，并且将数据i/o控制信号ctrl_i/o提供给数据i/o电路360。然而，控制信号的类型不限于此，并且控制逻辑350可以提供其他内部控制信号。例如，控制逻辑350可以向列解码器提供列地址。数据i/o电路360可以经由数据线dl连接到页缓冲器电路330，并且可以向页缓冲器电路330提供由存储器控制器200提供的数据data，或者将由页缓冲器电路330提供的数据data输出到外部。根据本发明构思的示例实施例，如参考图1所述，电压稳定器352可以通过使得在包括在页缓冲器电路330中的锁存器的设定操作期间在锁存器设定操作中不用于控制锁存的某些电节点(例如，浮置(floating)节点)被电连接到内部电压电路，来稳定内部电压。例如，电压稳定器352可以将包括在页缓冲器电路330中的页缓冲器中的感测输出节点连接到内部电压电路，或者可以将包括在页缓冲器电路330中的验证信号节点连接到内部电压电路。在这种情况下，电压稳定器352可以在存储器设备300中以各种形式实现。根据实施例，电压稳定器352可以实现为硬件或软件。例如，当电压稳定器352被实现为硬件时，电压稳定器352可以包括用于执行控制操作以将不用于特定锁存器设定操作中的电节点电连接到内部电压电路的电路。另外，例如，当电压稳定器352被实现为软件时，电压稳定器352可以通过使用控制逻辑350或存储器设备300中的至少一个处理器执行存储在存储器设备300中的程序(或指令)来执行控制操作。然而，实施例不限于此，并且电压稳定器352可以实现为软件和硬件的组合。图2示出了其中电压稳定器352被实现为由控制逻辑350执行的软件的实施例，但是本发明构思的技术思想不限于此。按照根据本发明构思的示例实施例的存储器设备300，通过在包括在页缓冲器电路330中的特定锁存器的设定操作完成之前将内部电压电路电连接到不用于在特定锁存器设定操作中控制锁存的电节点，存储器设备300可以将该电节点用作电容器的一部分。因此，由内部电压电路370生成的内部电压可以在没有附加电容器的情况下被稳定。特别地，内部电压可以在高速的锁存器设定操作中被稳定。因此，可以降低高速操作中可能出现的内部电压的电源噪声。图3a和图3b各自示出了根据本发明构思的示例实施例的存储器块blka的结构；包括在图2中的存储器单元阵列310中的多个存储器块中的每一个可以具有图3a和/或图3b中所示的存储器块blka的结构。参考图3a，存储器块blka可以包括多个nand串(ns11-ns33)、多个接地选择线gls1至gsl3、多个串选择线ssl1至ssl3、以及公共源极线csl。这里，根据实施例，可以多样地改变nand串的数量、字线wl的数量、位线bl的数量、接地选择线gsl的数量和串选择线ssl的数量。nand串(ns11、ns21和ns31)可以在第一位线bl1和公共源极线csl之间，nand串(ns12、ns22和ns32)可以在第二位线bl2和公共源极线csl之间，并且nand串(ns13、ns23和ns33)可以在第三位线bl3和公共源极线csl之间。每个nand串(例如，ns11)可以包括彼此串联连接的串选择晶体管sst、多个存储器单元mc和接地选择晶体管gst。串选择晶体管sst可以连接到对应的串选择线(ssl1至ssl3)。多个存储器单元mc可以分别连接到对应的字线(wl1至wl8)。接地选择晶体管gst可以连接到对应的接地选择线(gsl1至gsl3)中的每一个。串选择晶体管sst可以连接到对应的位线(bl1至bl3)，并且接地选择晶体管gst可以连接到接地选择线gsl。在图3a中，每个串被示为包括一个串选择晶体管sst，但是实施例不限于此，并且每个串可以包括彼此串联连接的顶部串选择晶体管和底部串选择晶体管。此外，在图3b中，每个串被示为包括一个接地选择晶体管gst，但是实施例不限于此，并且每个串可以包括彼此串联连接的顶部接地选择晶体管和底部接地选择晶体管。在这种情况下，顶部接地选择晶体管可以连接到对应的接地选择线(gsl1至gsl3)，并且底部接地选择晶体管可以共同连接到公共接地选择线。参考图3b，存储器块blka可以在垂直于衬底sub(或上衬底)的方向上形成(例如，在第三方向(例如，z方向)上)。在图3b中，存储器块blka被示为包括两个选择线(gsl和ssl)、八个字线(wl1至wl8)和三个位线(bl1至bl3)。然而，这只是为了便于解释，并且它们的数量可以多于或少于图3b所示的数量。此外，在另一示例中，存储器块blka可以包括在第一字线wl1和接地选择线gsl之间和/或在第八字线wl8和串选择线ssl之间的一个或多个虚设(dummy)线。衬底sub可以包括掺杂有第一导电类型(例如，p型)的多晶硅层。衬底sub可以包括体硅衬底、绝缘体上硅(silicononinsulator，soi)衬底、锗衬底、绝缘体上锗(germaniumoninsulator，goi)衬底、硅锗衬底或通过执行选择性外延生长(selectiveepitaxialgrowth，seg)获得的外延薄层的衬底。衬底sub可以包括半导体材料，并且可以包括例如硅(si)、锗(ge)、硅锗(sige)、砷化镓(gaas)、砷化铟镓(ingaas)、砷化铝镓以及其组合中的至少一种。衬底sub可以被提供有在衬底sub中沿第二方向(例如，x方向)延伸并且掺杂有第二导电类型(例如，n型)的杂质的公共源极线csl。在衬底sub的两个相邻的公共源极线csl之间的区域中，在第二方向上延伸的多个绝缘层il可以被顺序地提供以布置在第三方向(例如，z方向)上，并且多个绝缘层il可以在第三方向上彼此间隔开一定距离。例如，多个绝缘层il可以包括绝缘材料，诸如硅氧化物。多个柱p可以被提供为在衬底sub的、在两个相邻的公共源极线csl之间的区域上顺序地布置在第二方向上，并且可以在第三方向上穿透多个绝缘层il。例如，多个柱p可以穿透多个绝缘层il并接触衬底sub。每个柱p的表面层s可以包括第一导电类型的硅材料，并且可以用作沟道区域。在本说明书中，柱p可以被称为垂直沟道结构。每个柱p的内层1可以包括绝缘材料，诸如硅氧化物或气隙。例如，在一些实施例中，每个柱p中的沟道孔的尺寸可以朝向衬底sub减小。在两个相邻的公共源极线csl之间的区域中，电荷存储层cs可以沿着绝缘层il的暴露表面、柱p的暴露表面和衬底sub的暴露表面被提供在衬底sub之上。电荷存储层cs可以包括栅极绝缘层(也称为隧道绝缘层)、电荷陷阱层和阻挡绝缘层。例如，电荷存储层cs可以具有氧化物-氮化物-氧化物(oxide-nitride-oxide，ono)结构。另外，在两个相邻的公共源极线csl之间的区域中，包括选择线(gsl和ssl)和字线(wl1至wl8)的栅电极ge可以被提供在电荷存储层cs的暴露表面上。漏极或漏极接触dr可以被分别提供在多个柱p上。例如，漏极或漏极接触dr可以包括掺杂有第二导电类型的杂质的硅材料。在漏极接触dr上，位线(bl1、bl2和bl3)可以被提供为在第一方向(例如，y方向)上延伸并且在第二方向上间隔开一定距离。位线(bl1、bl2和bl3)可以经由接触插塞(未示出)电连接到漏极接触dr。在公共源极线csl上，可以提供沿第二方向延伸的字线切割区域wlc。栅电极ge可以被字线切割区域wlc分隔开。例如，字线切割区域wlc可以包括绝缘材料或气隙。图4示出了根据本发明构思的示例实施例的页缓冲器电路330和内部电压电路370。先前参考图1和图2给出的页缓冲器电路330和内部电压电路370的描述从参考图4给出的描述中省略。参考图1和图2两者来描述图4。页缓冲器电路330可以包括多个页缓冲器。例如，页缓冲器电路330可以包括第一页缓冲器331_1、第二页缓冲器331_2、第三页缓冲器331_3、......、第n页缓冲器331_n(其中，n是自然数)。多个页缓冲器中的每一个可以连接到对应的位线bl。例如，第一页缓冲器331_1可以连接到第一位线bl1，并且类似地，第n页缓冲器331_n可以连接到第n位线bln。内部电压电路370可以生成存储器设备300所需的各种内部电压中的至少一种。此外，例如，内部电压电路370可以生成页缓冲器电路330所需的内部电压vi，并且可以将生成的内部电压vi提供给页缓冲器电路330。例如，内部电压vi可以包括用于驱动包括在页缓冲器电路330中的晶体管的驱动电压。在存储器设备300的数据读取操作中，多个页缓冲器中的每一个可以从位线bl感测数据。为了感测数据，多个页缓冲器中的每一个可以包括至少一个锁存器。为了锁存器的正常操作，存储器设备300可以执行设定锁存器的操作。用于驱动包括在锁存器中的晶体管的电压也可以由内部电压电路370生成。当以高速执行锁存器设定操作时，由于负载效应等，由内部电压电路370生成的内部电压vi的电压电平可能发生变化。根据本发明构思的示例实施例的电压稳定器352可以防止内部电压vi的上述不稳定并稳定内部电压vi。例如，在对特定的页缓冲器331(见图5)执行锁存器设定操作之前，电压稳定器352可以将包括在页缓冲器电路330中的电节点当中的在锁存器设定操作中未被使用的一个或更多个节点电连接到内部电压电路370。在这种情况下，在锁存器设定操作中未被使用的节点可以是当电压稳定器352不执行控制操作时在锁存器设定操作期间浮置的节点。图5示出了根据本发明构思的示例实施例的页缓冲器331、电压稳定器352和内部电压电路370。图5中的页缓冲器331可以代表图4中的第一页缓冲器331_1至第n页缓冲器331_n中的任何一个。图4中的第一页缓冲器331_1至第n页缓冲器331_n中的至少一些可以具有与图5中的页缓冲器331相同的结构，或者可以像图5中的页缓冲器331一样操作。省略了先前参考图1至图4给出的对页缓冲器331、电压稳定器352和内部电压电路370的描述。页缓冲器331可以包括位线连接电路332、至少一个锁存器和第一晶体管(tr1)336。该至少一个锁存器可以包括第一锁存器333_1至第m锁存器333_m(其中，m是自然数)。关于页缓冲器331的配置，图5仅示出了描述根据本发明构思的实施例所必需的配置，但是实际上还可以包括用于页缓冲器331的基本操作之外的操作的各种配置。例如，页缓冲器331还可以包括用于预充电感测输出节点node_so的预充电电路等。位线连接电路332可以经由位线bl选择性地将包括在存储器单元阵列中的存储器单元连接到感测输出节点node_so。例如，根据由控制逻辑350提供的页缓冲器控制信号ctrl_pb的逻辑电平，位线连接电路332可以将位线bl连接到感测输出节点node_so，或者可以断开它们之间的连接。包括在页缓冲器331中的至少一个锁存器可以包括感测锁存器、数据锁存器和高速缓存锁存器中的至少一个。感测锁存器可以锁存由存储器单元感测的数据。数据锁存器可以暂时存储该数据。高速缓存锁存器可以暂时存储该数据，将存储的数据输出到页缓冲器331的外部，或者暂时存储从页缓冲器331的外部接收的数据。至少一个锁存器可以连接到感测输出节点node_so。如本文所述，为了描述的方便和清楚，对于通过有时或始终允许在两个项目之间传输信号的线路和/或电路元件连接的所述两个项目，这两个项目通常被称为连接的，或者更具体地被称为物理连接的。在这些项目由根据电路元件的状态选择性地允许和禁止信号被传送的所述电路元件连接的情况下，这些项目可以被描述为彼此“选择性地连接的”或“选择性地电连接的”。对于彼此选择性地连接的两个项目，当处于电连接状态时，它们可以被描述为“主动连接的”，并且当处于断开电连接状态时，它们可以被描述为“主动断开连接的”。在数据读取操作模式中，页缓冲器331可以对感测输出节点node_so预充电，通过将预充电的感测输出节点node_so电连接到位线bl来激发(develop)预充电的感测输出节点node_so(例如，激发操作)，并且通过使用连接到经激发的感测输出节点node_so的至少一个锁存器来感测数据。此外，可以通过使用该至少一个锁存器将感测的数据提供给页缓冲器331的外部。图5示出了第一锁存器333_1至第m锁存器333_m总是电连接到感测输出节点node_so的情况，但是实施例不限于此。例如，类似于图7中的高速缓存锁存器335，在一些实施例中，第一锁存器333_1至第m锁存器333_m中的至少一些选择性地连接到感测输出节点node_so(例如，通过晶体管)。当对第一锁存器333_1至第m锁存器333_m中的任何一个执行锁存器设定操作时(在下文中，假设第一锁存器333_1对应于锁存器中的任何一个)，第一锁存器333_1和感测输出节点node_so可以被电分离，并且感测输出节点node_so可以浮置。为了降低在执行锁存器设定操作时由内部电压电路370提供的内部电压vi的噪声，电压稳定器352可以将页缓冲器331中未使用的电节点电连接到内部电压电路370。例如，电压稳定器352可以将浮置的感测输出节点node_so电连接到内部电压电路370。在一些实施例中，在对特定的(例如，第一)页缓冲器的一个或更多个锁存器启动锁存器设定准备操作之后并且在启动锁存器设定操作之前(或者在启动所述锁存器设定准备操作之后并且完成锁存器设定操作之前)，电压稳定器352将不同的(例如，第二)页缓冲器的感测输出节点node_so电连接到内部电压电路370。在对该一个或更多个锁存器的锁存器设定操作完成之后，电压稳定器352电断开该不同的页缓冲器的感测输出节点node_so和内部电压电路370之间的电连接。因此，在对第一锁存器333_1的锁存器设定操作期间，感测输出节点node_so电连接到内部电压电路370。为了形成或断开感测输出节点node_so和内部电压电路370之间的电连接，电压稳定器352可以向tr1336提供第一控制信号ctrl_1。在一些实施例中，第一锁存器333_1可以是高速缓存锁存器。在一些实施例中，tr1336可以包括p型金属氧化物半导体场效应晶体管(metaloxidesemiconductorfieldeffecttransistor，mosfet)。电压稳定器352可以通过向tr1336提供第一电平的第一控制信号ctrl_1来导通tr1336，并且可以通过向tr1336提供第二电平的第一控制信号ctrl_1来关断tr1336。根据本发明构思的示例实施例的存储器设备300可以通过在对正被设定的不同于未使用页缓冲器的页缓冲器中的第一锁存器333_1的锁存器设定操作期间，将内部电压电路370连接到所述未使用的页缓冲器中的锁存器的感测输出节点node_so，来减少内部电压vi中的电源噪声的发生。以这种方式，存储器设备300可以稳定内部电压vi。尽管图中未示出，但是感测输出节点node_so可以例如通过tr1336连接到提供内部电压的内部电压电路370的输出线或端子。图6示出了根据本发明构思的示例实施例的稳定存储器设备300的内部电压vi的方法的流程图。参考图1至图5一起描述图6。存储器设备300可以启动对特定的页缓冲器的第一锁存器333_1至第m锁存器333_m中的任何一个的锁存器设定准备操作(s120)。如上所述，锁存器设定准备操作可以指示在锁存器设定操作之前为锁存器设定操作做准备的操作。在实施例中，锁存器中的任何一个可以是高速缓存锁存器。存储器设备300可以将特定的页缓冲器331中不用于锁存器设定操作的电节点电连接到内部电压电路370(s140)。例如，不同的页缓冲器331中的电节点(诸如不同的页缓冲器331的在图5中的感测输出节点node_so)可以被电连接到内部电压电路370。在实施例中，电压稳定器352可以向不同的页缓冲器331的tr1336提供第一控制信号ctrl_1，以用于将在特定的页缓冲器331的锁存器设定操作中未使用的电节点电连接到内部电压电路370。存储器设备300可以执行锁存器设定操作(s160)。在实施例中，在将在锁存器设定操作中未用于设定锁存器的电节点(例如，不同的页缓冲器331中的电节点)电连接到内部电压电路370之后，存储器设备300可以启动锁存器设定操作。在实施例中，未使用的电节点可以是与包括没有正被执行锁存器设定操作的锁存器的页缓冲器相对应的感测输出节点(因此，该电节点和该不同的页缓冲器没有用于进行缓冲)。例如，未使用的电节点可以是通过一个或更多个相应的晶体管连接到第一页缓冲器的一个或更多个锁存器的节点，并且在特定的第二页缓冲器的锁存器设定操作期间，由于该一个或更多个晶体管处于开路设置，所以未使用的电节点可以是浮置的。在一个实施例中，未使用的电节点可以是与用于页缓冲器电路330中的数据通过/失败检测的检测信号线相对应的检测信号节点。存储器设备300可以断开未使用的节点和内部电压电路370之间的电连接(s180)。例如，在一些实施例中，在锁存器设定操作完成之后，存储器设备300断开未使用的节点和内部电压电路370之间的电连接(例如，通过关断图5的示例中的tr1336)。图7示出了根据本发明构思的示例实施例的页缓冲器331、电压稳定器352和内部电压电路370。图7示出了比图5更详细的实施例。主要在与图5的差异方面来描述图7。页缓冲器电路的每个页缓冲器331可以包括数据锁存器334和高速缓存锁存器335，并且可以包括连接在感测输出节点node_so和感测输出高速缓存节点node_soc之间的第二晶体管(tr2)337。在本说明书中，被称为感测输出高速缓存节点的节点的功能不应被解释为限于基于感测输出高速缓存节点的名称的“感测输出和高速缓存”相关功能。例如，在本说明书中，“感测输出高速缓存节点”可以被称为连接到高速缓存锁存器的电节点，并且在某些时间不一定执行“感测输出”功能作为“感测输出高速缓存节点”的功能(例如，如前所述，它在某些时间可以作为电容器的一部分，而在其他时间可以作为感测输出高速缓存节点)。数据锁存器334可以暂时存储感测的数据。tr2337可以连接在感测输出节点node_so和感测输出高速缓存节点node_soc之间，并且用于选择性地形成感测输出节点node_so和感测输出高速缓存节点node_soc之间的电流。第二控制信号ctrl_2可以输入到tr2337的栅极，并且在实施例中，第二控制信号ctrl_2可以由控制逻辑提供。在实施例中，在对第一页缓冲器的高速缓存锁存器335的锁存器设定操作中，未被设定的第二页缓冲器的第二晶体管337可以被关断，以断开感测输出节点node_so和感测输出高速缓存节点node_soc之间的电连接。tr1336可以包括p型mosfet。在实施例中，在对第一页缓冲器的高速缓存锁存器335的锁存器设定操作启动之前，电压稳定器352将第二页缓冲器的感测输出节点node_so电连接到内部电压电路370。由此，在第一页缓冲器的锁存器设定准备操作期间，电压稳定器352可以通过向tr1336提供第一电平的第一控制信号ctrl_1来导通第二页缓冲器的tr1336。因此，根据本发明构思的示例实施例，即使当以高速执行对第一页缓冲器的高速缓存锁存器335的锁存器设定操作时，也可以通过将第二页缓冲器的浮置的感测输出节点node_so用作实质电容器的一部分来稳定内部电压vi。图8示出了根据本发明构思的示例实施例的稳定存储器设备300的内部电压vi的方法的时序图。参考图7描述图8。对存储器设备300的第一页缓冲器的高速缓存锁存器335的锁存器设定操作可以包括高速缓存锁存器设定准备间隔和高速缓存锁存器设定间隔。在高速缓存锁存器设定准备间隔开始之前，电压稳定器352可以通过向tr1336提供第二电平的第一控制信号ctrl_1来关断第二页缓冲器的tr1336。另外，提供给tr_2337的第二控制信号ctrl_2可以具有用于关断tr2337的第三电平。在这种情况下，第三电平可以具有类似于提供给tr1336的第一控制信号ctrl_1的第一电平的电平。在高速缓存锁存器设定准备间隔开始之后，电压稳定器352通过向tr1336提供第一电平的第一控制信号ctrl_1来导通第二页缓冲器的tr1336。在高速缓存锁存器设定准备间隔结束后，高速缓存锁存器设定间隔开始。在对第一页缓冲器的高速缓存锁存器设定操作在高速缓存锁存器设定间隔中完成之后，电压稳定器352通过将第一控制信号ctrl_1的电平从第一电平改变为第二电平来再次关断第二页缓冲器的tr1336。这里，图8示出了tr1336被关断的时间点被包括在高速缓存锁存器设定间隔中，但是实施例不限于此，并且即使在高速缓存锁存器设定间隔结束之后，tr1336也可以被关断。图9示出了根据本发明构思的示例实施例的稳定存储器设备300的内部电压vi的方法的流程图。图9示出了与作为图6的更详细的实施例的参考图7的实施例相对应的稳定内部电压vi的方法的流程图。参考图7描述图9。存储器设备300启动对第一页缓冲器的高速缓存锁存器335的锁存器设定准备操作(s220)。锁存器设定准备操作可以指示在锁存器设定操作之前的为锁存器设定操作做准备的操作。存储器设备300将第二页缓冲器的感测输出节点node_so电连接到内部电压电路370(s240)。在实施例中，电压稳定器352向第二页缓冲器的tr1336提供第一电平的第一控制信号ctrl_1，以用于将第二页缓冲器的感测输出节点node_so电连接到内部电压电路370。存储器设备300执行对第一页缓冲器的高速缓存锁存器335的锁存器设定操作(s260)。在实施例中，在第二页缓冲器的感测输出节点node_so电连接到内部电压电路370之后，存储器设备300可以启动对第一页缓冲器的高速缓存锁存器335的锁存器设定操作。然后存储器设备300断开第二页缓冲器的感测输出节点node_so和内部电压电路370之间的电连接(s280)。在实施例中，在锁存器设定操作结束后，存储器设备300断开第二页缓冲器的未使用的节点和内部电压电路370之间的电连接。图10示出了根据本发明构思的示例实施例的页缓冲器331、电压稳定器352和内部电压电路370。主要参考与图5的不同之处来描述图10。页缓冲器电路的每个页缓冲器331可以包括数据锁存器334、高速缓存锁存器335和tr2337。tr2337可以连接在感测输出节点node_so和感测输出高速缓存节点node_soc之间，并且形成或断开感测输出节点node_so和感测输出高速缓存节点node_soc之间的电流。tr2337可以由第二控制信号ctrl_2控制，并且第二控制信号ctrl_2可以由控制逻辑350提供。例如，在对第一页缓冲器的高速缓存锁存器的锁存器设定操作中，可以基于第二控制信号ctrl_2关断第二页缓冲器的tr2337，并且可以断开第二页缓冲器的感测输出节点node_so和感测高速缓存节点node_soc之间的连接。每个页缓冲器331还可以包括感测锁存器338。感测锁存器338可以包括由第一感测控制信号c1控制的第一n型晶体管mn1、由第二感测控制信号c2控制的第二n型晶体管mn2、以及由第三感测控制信号c3控制的第三n型晶体管mn3。感测锁存器338可以连接到用于检测数据的通过/失败的验证信号线wor。tr1336可以连接在与验证信号线wor相对应的验证信号节点node_wor和内部电压电路370之间。tr1336可以基于第一控制信号ctrl_1选择性地提供验证信号节点node_wor和内部电压电路370之间的电连接。第一控制信号ctrl_1可以由电压稳定器352提供。在实施例中，tr1336可以包括p型mosfet。在实施例中，第二页缓冲器的验证信号线wor可以不在对第一页缓冲器的高速缓存锁存器335的锁存器设定操作中使用。因此，电压稳定器352可以使得在对第一页缓冲器的高速缓存锁存器335的锁存器设定操作期间第二页缓冲器的验证信号节点node_wor被电连接到内部电压电路370。因此，验证信号节点node_wor可以像实质电容器的一部分一样使用。在实施例中，在启动对高速缓存锁存器335的锁存器设定准备操作之后，并且在启动锁存器设定操作之前，电压稳定器352可以将验证信号节点node_wor电连接到内部电压电路370。在对第一锁存器333_1的锁存器设定操作完成之后，电压稳定器352可以断开验证信号节点node_wor和内部电压电路370之间的电连接。图11示出了根据本发明构思的示例实施例的稳定存储器设备300的内部电压vi的方法的流程图。图11示出了与作为图6的更详细实施例的参考图10的实施例相对应的稳定内部电压vi的方法的流程图。参考图10描述图11。存储器设备300启动对第一页缓冲器的高速缓存锁存器335的锁存器设定准备操作(s320)。锁存器设定准备操作可以指示在锁存器设定操作之前的为锁存器设定操作做准备的操作。存储器设备300将第二页缓冲器的验证信号节点node_wor电连接到内部电压电路370(s340)。在实施例中，电压稳定器352可以向tr1336提供第一电平的第一控制信号ctrl_1，以用于将第二页缓冲器的验证信号节点node_wor电连接到内部电压电路370。然后存储器设备300执行对第一页缓冲器的高速缓存锁存器335的锁存器设定操作(s360)。在实施例中，在第二页缓冲器的验证信号节点node_wor被电连接到内部电压电路370之后，存储器设备300可以启动对第一页缓冲器的高速缓存锁存器335的锁存器设定操作。然后存储器设备300断开第二页缓冲器的验证信号节点node_wor和内部电压电路370之间的电连接(s380)。在实施例中，在锁存器设定操作结束后，存储器设备300断开第二页缓冲器的验证信号节点node_wor和内部电压电路370之间的电连接。图12示出了根据本发明构思的示例实施例的存储器设备300。图12示出了在存储器设备300具有平面独立核心(planeindependentcore，pic)结构的特定情况下的存储器设备300。存储器设备300可以包括第一存储器区域316、第二存储器区域318、第一核心电路382和第二核心电路384。第一存储器区域316和第二存储器区域318可以代表包括在图2中的存储器单元阵列310中的存储器区域。在实施例中，第一存储器区域316和第二存储器区域318中的每一个可以代表不同的存储器阵列片(memorymat，mat)。第一核心电路382可以包括用于控制第一存储器区域316的外围电路，并且第二核心电路384可以包括用于控制第二存储器区域318的外围电路。例如，第一核心电路382可以包括连接到第一存储器区域316的位线bl的第一页缓冲器电路，并且第二核心电路384可以包括连接到第二存储器区域318的位线bl的第二页缓冲器电路。描述了一种情况，在所述情况下，在存储器设备300中，设定包括在用于控制第一存储器区域316的第一核心电路382中的高速缓存锁存器335的操作被执行。因此，可以说，已经选择了第一存储器区域316和第一核心电路382，并且已经不选择第二存储器区域318和第二核心电路384。电压稳定器352可以使得在设定包括在第一核心电路382中的高速缓存锁存器的操作期间，包括在第一核心电路382中的内部电压电路370被电连接到包括在第二核心电路384中的第二页缓冲器电路中的多个页缓冲器中所包括的感测输出节点node_so。电压稳定器352可以通过向tr1提供控制信号来导通tr1336，以用于将第一核心电路382的内部电压电路370电连接到第二核心电路384的感测输出节点node_so。tr1336可以包括p型mosfet。按照根据本发明构思的示例实施例的存储器设备300，在包括多个存储器阵列片的存储器设备300中，通过将与未选择的存储器区域相对应的核心电路中的感测输出节点连接到与选择的存储器区域相对应的核心电路中的内部电压电路，与未选择的存储器区域相对应的核心电路中的感测输出节点可以被用作实质电容器的一部分。因此，存储器设备300可以减少在快速高速缓存锁存器设定操作中可能出现的电源噪声。图13示出了根据本发明构思的示例实施例的稳定存储器设备300的内部电压vi的方法的流程图。参考图12描述图13。存储器设备300启动对与第一存储器区域316相对应的第一核心电路382中的页缓冲器中包括的高速缓存锁存器的锁存器设定准备操作(s420)。存储器设备300将包括在第一核心电路382中的内部电压电路370电连接到包括在第二核心电路384中的感测输出节点node_so(s440)。在实施例中，在锁存器设定准备操作启动之后并且在锁存器设定操作启动之前，电压稳定器352将内部电压电路370电连接到感测输出节点node_so。存储器设备300执行对包括在第一核心电路382中的高速缓存锁存器335的锁存器设定操作(s460)。存储器设备300断开包括在第二核心电路384中的感测输出节点node_so和包括在第一核心电路382中的内部电压电路370之间的电连接(s480)。在实施例中，在锁存器设定操作结束后，存储器设备300断开感测输出节点node_so和内部电压电路370之间的电连接。图14示出了根据本发明构思的示例实施例的固态驱动器(ssd)系统2000。ssd系统2000可以包括主机2100和ssd2200。ssd2200可以经由信号连接器与主机2100交换信号(sgl)，并且可以经由电源连接器接收电力(pwr)。ssd2200可以包括ssd控制器2210、辅助电源2220和多个闪存设备(2230、2240和2250)。所述多个闪存设备(2230、2240和2250)可以经由多个信道(ch1、ch2…chn)与ssd控制器2210通信。这里，ssd2200可以通过使用图1至13所示的实施例来实现。根据图1至图13所示的实施例，闪存设备(2230、2240和2250)中的每一个可以包括电压稳定器。因此，闪存设备(2230、2240和2250)中的每一个可以通过将在高速缓存锁存器设定操作中并不使用的电节点电连接到内部电压电路来稳定内部电压，并且因此可以降低电源噪声。诸如“第一”、“第二”、“第三”等的序数可以简单地用作某些元件、步骤等的标签，以将这些元素、步骤等彼此区分开。在本说明书中未使用“第一”、“第二”等描述的术语仍然可以在权利要求中被称为“第一”或“第二”。此外，用特定序数(例如，特定权利要求中的“第一”)引用的术语可以用不同的序数(例如，说明书或另一权利要求中的“第二”)在别处描述。虽然已经参考本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上对其做出各种改变。当前第1页12当前第1页12